fpga速度（流量、时滞、时序）

流量：每个时钟周期，数据的处理量
时滞：输入到输出的延时
时序：时序元件之间的延时。一般说不满足时序说的就是关键路径（最大时序延时）大于一个时钟周期。
例如：
out=a0b0+a1b1+a2b2+a3b3;

module head(
input clk,
input rst_n,
input [7:0] a0,a1