Die to Die连接方式有哪些？

Die to Die优势

现代芯片实施正趋向于基于在封装中组装多个芯片的解决方案，以提高模块化和灵活性。这种多芯片方法还可以通过将功能拆分为多个芯片来提高产量，从而在（单片）芯片尺寸接近全光罩尺寸时提高产量，从而实现更具成本效益的解决方案。

模具之间的接口必须满足此类系统的所有关键要求：

电源效率。多芯片系统实现应与等效的单片实现一样高能效。晶粒到晶粒链路使用短距离、低损耗的通道，没有明显的不连续性。PHY 架构利用良好的通道特性来降低 PHY 复杂性并节省功耗。
低延迟。将服务器或加速器 SoC 划分为多个芯片不应导致内存架构不统一，因为在不同的芯片中访问内存的延迟明显不同。Die-to-Die接口实现简化的协议，并直接连接到芯片互连结构，以最大程度地减少延迟。
带宽效率高。 高级服务器、加速器和网络交换机需要在芯片之间传输大量数据。晶粒到晶粒接口必须能够支持所有必需的带宽，同时减少晶片边缘占用。为实现这一目标，通常使用两种备选方案：通过部署每个通道具有非常高的数据速率（高达 112 Gbps）的 PHY，以最小化所需的通道数量，或者通过在大量并行化的低数据速率通道（高达 8 Gbps/通道）中使用更精细的凸点间距（微凸点）来增加 PHY 的密度，以实现所需的带宽。
强大的链接。晶粒到晶粒链接必须没有错误。接口必须实现低延迟错误检测和纠正机制，该机制足够强大，以检测所有错误并以低延迟进行纠正。这些机制通常包括 FEC 和重试协议。

互连技术

USR

USR（超短距离）：

• USR SerDes（超短距离串行互连技术）专注于通过2.5D/3D封装技术在超短距离（大约10毫米级别）上实现芯片对芯片的高速互连通信。
• 由于通信距离短，USR通过高级编码、多位传输和其他技术提供了更好的性能、功耗比和可伸缩性。
• USR SerDes的发展大大减少了半导体芯片之间通信所需的I/O总数。

XSR

XSR（极短距离）：

• XSR SerDes（极短距离串行互连技术）是专门针对Die之间互连的，并向着100 Gbit/s的方向发展。
• 相较于LR（长距离）SerDes，XSR SerDes具有功耗低、面积小、通信协议灵活的特点。
• XSR SerDes不需要复杂的均衡算法，不添加FEC也可以较好地控制误码率，适合在具有端到端FEC的光学设备和裸芯片之间部署。

HBI

HBI PHY（High-Bandwidth Interconnect PHY）是一种用于超大规模数据中心、人工智能和网络应用的高带宽、低功耗和低延迟的晶粒间互连技术。它实现了在封装内部芯片之间的高速通信，特别适用于2.5D封装技术，如TSMC® Chip-on-Wafer-on-Substrate（CoWoS）。以下是关于HBI PHY的一些关键信息：

• 数据速率：每引脚可达4 Gbps。
• 通道数量：每通道最多80个接收和80个发送连接，每个PHY最多24个通道，每个通道有一个冗余通道以提高生产产量。
• 兼容性：符合IEEE 1149.1（JTAG）和1149.6（AC JTAG）边界扫描标准。
• 测试性：内置自测试（BIST）、内部环回和外部PHY到PHY链路测试，提供对通道性能的可视性。

HBI PHY的应用场景包括将大型SoC分割为多个较小的SoC，以提高配置灵活性或改善产量；将多个SoC打包在一起创建复杂的子系统；以及将SoC与包含多个SerDes通道或其他功能的较小芯片连接，以在不同的工艺节点或晶圆厂中实现SoC。

UCIe

UCIe，全称 Universal Chiplet Interconnect Express，通用小芯片（Chiplet）接口标准，是一种通用的、开放的、支持 CXL/PCIe/其他自定义等多协议的片上 Chiplet 间互联互通的标准，旨在构建一种面向同一封装（On-package）的 Chiplet 开放生态。该标准最初由 Intel 提议制定并开放给业界，多家业界巨头共同参与制定。

2022 年 3 月 2 日，Intel、AMD、ARM、Meta、MicroSoft、Qualcomm、Samsung、ASE、TSMC、Google Cloud 十大产业巨头联合宣布成立行业联盟，共同打造 Chiplet 互联标准、推动开放生态，并推出了 UCIe 标准 1.0 版本。

2023年推出1.1版本。UCIe官网：https://www.uciexpress.org/

UCIe 1.0协议目前不适用于3D封装，适用于标准封装（2D）（）和先进封装（2.5D）

UCIe 互连将有两个版本——一个是用于 2D 封装的标准版本，在四个通道中最高可达 73 GB/s（或 0.073 TB/s），这比标准 PCIe Gen5 连接的管道更少。另一款是2.5D封装的UCIe进阶版，带宽为630GB/s，32通道。

SerDes

SerDes（串行器/解串器）是一种用于芯片之间高速串行通信的技术。它的主要功能是将低速的并行信号转换成高速低压差分信号（LVDS），然后通过串行链路进行传输，同时也能将接收到的串行 LVDS 信号解码为并行数据。
它将并行数据转换为串行信号，以便在芯片、模块或系统之间传输。SerDes通常用于长距离通信，一般情况下，Die2Die场合并不会使用它，更多可能性用在chip2chip场合，如FPGA与FPGA间、芯片与FPGA间、芯片与外部接口间，在数据中心、网络设备和通信系统中。

串行器（Serializer）：
串行器将并行数据转换为串行数据，以便通过单一的串行链路进行传输。
工作原理如下：

• 输入并行数据：从多个并行数据线（例如，32位数据总线）接收数据。
• 编码和压缩：将并行数据编码为串行数据流。通常使用编码技术（如8b/10b编码）来确保数据传输的可靠性和时钟恢复。
• 时钟生成：串行器不传送时钟信号，而是使用本地时钟生成串行数据的时钟信号。
• 发送：将串行数据流传输到目标设备。’

解串行器（Deserializer）：
解串行器的作用是将接收到的串行数据转换回并行数据。
工作原理如下：

• 接收串行数据：从串行链路接收数据。
• 时钟恢复：解串行器内部集成了CDR（Clock Data Recovery）电路，从数据边沿信息中抽取时钟信号。
• 解码和展开：将串行数据解码并还原为并行数据。
• 输出并行数据：将还原后的并行数据传送到目标设备。

SerDes 是芯片到芯片互连系统物理层的最基本构建块：

SerDes + 物理编码子层 （PCS） = PHY 或物理层

开放系统互连 （OSI） 模型将物理层 （PHY） 定义为负责传输和接收数据的抽象层。它是 OSI 模型中的最低层，其中还包括：

• 应用层
• 表示层
• 会话层
• 传输层
• 网络层
• 数据链路层
  不同的协议建议对 PHY 进行不同的抽象划分。例如，IEEE 802.3 定义的 100G PHY 具有以下抽象层：
  
  在此模型中，SerDes将实现PMA/PMD子层，该子层是负责接口初始化、编码解码和时钟对齐的逻辑子块。

参考链接

什么是Die to Die接口
什么是SerDes