ISERDESE3新变化——对小众应用不再友好的FPGA

现在FPGA在人工智能、机器学习、大数据、异构计算等方面应用广、发展势头猛，当然也更赚钱，毕竟是未来的发展方向，也能卖的上量。相比当下红红火火的应用，传统领域就显得可怜巴巴了。一些以前在小众应用中很有用的设计，随着器件的升级逐渐被舍弃掉了。

我在以前的应用中常使用IDELAY、ISERDES、OSERDES等，主要用于源同步数据传输和高速采样。在7系列器件中，ISERDESE2有一个O端口，被称为combinational output。对于一个端口的输入信号，我可以通过IBUF-->IDELAY-->ISERDES路径进行解串处理，配合相应的时钟输入端口，就是典型的源同步接口，最高速度能到1.6Gbps。同时我还可以将该输入信号通过ISERDES的combinational output端口输出，送给我的其他逻辑进行处理，比如用一个几百兆的时钟对信号的其他特性进行一些分析。这种特性在实际应用中是十分方便的。

但是，在UltraScale器件中（我用的是VU3P），IBUF-->IDELAY-->ISERDES变成一个专用路径了。这个路径不允许有任何分支，用户要么在IBUF之后直接送给其他逻辑处理，要么只能送给ISERDES。同时ISERDES的combinational output也被移除了。经过这些改动，我原来的一些设计无法移植到UltraScale器件上了。

举个例子。我以前的设计中，16路差分输入+1路源同步时钟组成了一个外部数字信号高速采集系统。最高采样速率1.2GHz，经过ISERDES后位宽转换为128bits，同步时钟将为150MHz。同时，其中四路我通过ISERDES的combinational output输出，然后用250MHz的时钟进行处理，用于进行简单的频率和占空比测量。

但是在UltraScale器件中，我再也不能这样玩儿了。而且我的ISERDES的采样率是变化的，最高采样率1.2GHz，最低2MHz。在高采样率下，我使用更复杂的程序可以实现更好的频率测量，但是在低采样率下，任何努力都是徒劳的。在使用7系列器件时，我使用固定时钟分析这4路输入，可以获得稳定的分辨率。而在UltraScale中，我的处理时钟频率是随着ISERDES的采样率变化的，不会获得稳定的分辨率。

总之，这种小众的应用，被人工智能、机器学习、大数据、异构计算的滚滚洪流淘汰了。