教你如何用modelsim不创建工程直接进行Verilog文件的仿真

教你如何用modelsim不创建工程直接进行Verilog文件的仿真
一、Compile文件
编写好.v和textbench测试文件后,点击compile选项下的第一个选项compile，对.v文件和测试文件进行compile。

弹出如下界面，添加.v文件和textbench测试文件

（1）Compile Verilog文件（count.v）：

（2）Compile textbench文件（vtf_count_test）

二、设置start simulation。

点击ok之后弹出如下界面：添加需要观测的波形信号：

三、启动仿真和停止
点击simulate下的run all,开始仿真。

停止仿真的方法：
1.在textbench中initial下添加如下语句，即可在设置仿真时间结束后自动停止仿真：
#5000；//(仿真时间)
$stop;
2.点击stop按钮

仿真波形和代码：