Verilog Modelsim仿真实验

最新推荐文章于 2024-09-07 10:31:47 发布

曹汉三

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分类专栏： 11 文章标签： visual studio code

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Verilog Modelsim仿真实验

打开Quartus II软件，点击File再点击New,选择Verilog FDL File,然后在空白处
输入代码：module add4(S,COUT,CIN,X,Y);
output COUT;
output [3:0] S;
input CIN;
input [3:0]X,Y;

reg [3:0] S;
reg COUT;

always @(X ,Y, CIN)
{COUT,S}=X+Y+CIN;

endmodule

module tb_41;
wire COUT;
wire [3:0] S;
reg CIN;
reg [3:0]X,Y;

initial
begin
X=4’b0000;Y=4’b0000;CIN=1;
#10 X=4’b0000;Y=4’b1110;CIN=1;
#10 X=4’b0101;Y=4’b1010;CIN=1;
#10 X=4’b0000;Y=4’b0000;CIN=0;
#10 X=4’b0000;Y=4’b1110;CIN=0;
#10 X=4’b0101;Y=4’b1010;CIN=0;
#10 $sto
保存工程，命名为add4，然后编译代码，运行成功后，右击add4工程，点击setting,在Simulation项目栏中找到Comple test bench并选中，再点击Test bench,进去后点击New输入工程名add4，然后就可以运行了
实验结果如图

在这里插入图片描述