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Clock_926
IC码农，新加坡国立大学毕业。原号已作废，在这里重新开始，做一些简单的分享，希望能和各路大佬进行交流。
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Verilog设计_ROM的实现
半导体存储器用来存储大量的二值数据，是大型数字系统中不可缺少的组成部分。目前半导体存储器可以分为两大类：只读存储器（ROM）和随机存取存储器（RAM）。本设计实现一个简单的ROM。原创 2023-07-19 13:52:07 · 463 阅读 · 0 评论 -
Verilog设计_变模计数器
一种可变模计数器的设计。可变模长计数器是用标准计数器结合与门电路，构成任意进制计数器的方法。通过控制使能或者选择信号，实现切换不同进制计数器的功能。原创 2023-04-01 23:59:01 · 948 阅读 · 0 评论 -
Verilog设计_除法器
一个简单的除法器设计。除法运算过程如下：(1) 取被除数的高位数据，位宽和除数相同。(2) 将被除数高位数据与除数作比较，如果前者不小于后者，则可得到对应位的商为 1，两者做差得到第一步的余数；否则得到对应的商为 0，将前者直接作为余数。(3) 将上一步中的余数与被除数剩余最高位 1bit 数据拼接成新的数据，然后再和除数做比较。可以得到新的商和余数。(4) 重复过程 (3)，直到被除数最低位数据也参与计算。原创 2023-03-31 18:26:29 · 992 阅读 · 1 评论 -
Verilog设计_序列检测
序列检测是手撕代码中经常会出现的一道题目。所谓序列检测就是将一个指定的序列从数字码流中识别出来，同时也可以实现对指定序列的计数。检测工具一般为状态机，通过状态机跳转来实现识别的过程。当然，实现序列检测也可以不使用状态机。状态机的跳转逻辑写起来会比较复杂，但是会比较直接，我们只需要关注每一步的跳转。不使用状态机的实现会更简洁，但是会使用更多的dff，尤其是当检测序列比较长的时候，会占用更多的面积，不利于低功耗的实现。原创 2023-03-29 20:00:42 · 755 阅读 · 0 评论 -
Verilog设计_乘法器
一种乘法器的设计。原创 2023-03-23 16:53:46 · 1022 阅读 · 1 评论 -
Verilog设计_全加器
一种全加器的设计。原创 2023-03-23 13:35:02 · 1584 阅读 · 0 评论 -
Verilog设计_序列发生器
一种序列信号发生器设计，周期性进行输出。原创 2023-03-20 19:26:34 · 2537 阅读 · 0 评论 -
Verilog设计_串并转换 / 移位寄存器
一种串并转换的设计，通过移位寄存器实现。原创 2023-03-19 03:39:08 · 1063 阅读 · 0 评论 -
Verilog设计_格雷码转换
格雷码和二进制的相互转换设计。原创 2023-03-14 20:48:28 · 586 阅读 · 0 评论 -
Verilog设计_边沿检测
一种对输入数据边沿进行检测的设计。原创 2023-03-04 12:14:52 · 623 阅读 · 0 评论 -
Verilog设计_时钟切换
几种不同的时钟切换设计。原创 2023-03-04 12:04:16 · 1003 阅读 · 0 评论 -
Verilog设计_找到1的位置
在输入数据中找到1的位置：找到第一个1的位置和最后一个1的位置。给出了两种设计方法：第一种使用二分法，但是有一定局限性；第二种则是通用的参数化设计方法。原创 2023-03-03 00:06:01 · 3502 阅读 · 2 评论 -
Verilog设计_按键抖动消除
一个简单的按键抖动消除设计，核心是只要在规定时间内信号没有发生抖动（变化）即为合格。原创 2023-03-02 00:09:15 · 396 阅读 · 0 评论 -
Verilog设计_握手信号
一个简单的握手机制的设计。原创 2023-02-24 12:53:37 · 628 阅读 · 0 评论 -
Verilog设计_时钟分频
时钟分频的设计，奇数分频和偶数分频。原创 2023-02-23 19:41:11 · 822 阅读 · 0 评论 -
Verilog设计_跨时钟域(CDC)
单bit信号跨时钟域传输，慢到快和快到慢。原创 2023-02-23 18:59:20 · 797 阅读 · 0 评论