器件（八）—芯片封装中的开尔文源极

MOS管导通机理

首先再次回顾一下MOS到底怎么导通的

在如上的结构中，栅极加压，让N+和P-base间形成导电沟道，Vds间加正电压，流到N+里的电子依靠这个电压一路飘洋过海，通过Gate给它开辟的沟道，从N+到P-base，再从P-base到N-drift（如果Gate不给开辟，这条道它是走不通的，会因为P-base和N-drift间形成的电场在P-base就被卡住）最后一路流到了N+sub，被漏极收集，从漏极跑到电路里，形成电流，这是漏源回路；而栅极和源极之间也会通过N+形成一个回路，就是栅源回路

MOS器件的开尔文源极

而以TO-247-4为代表的开尔文源极，本质上是在金属化时通过单独分隔出一部分源极（也就是开尔文源极），单独打键合线，引脚引出，从而将栅源回路和漏源回路的引出部分分隔开，使漏源回路上寄生电感在开启时因为快速流过大电流而产生的几伏的反向电压影响不到栅源回路，差别看下图。

那么这里就存在了一个问题：这两个回路内部是否重合呢？

答案是，重合，区别只在于Ls1是否被两回路共用。

这里需要提到一个概念，就是芯片看上去厚，实际上是很薄一片，只有大概1mm厚，所以它的寄生电感主要来自于封装时的打线和外接端子。

而由于SiC MOSFET上流过的电流在达到极限值之前，都是外接回路给多少它流多少，所以单独接一个开尔文源极，就类似于在管道中把本来一个的出水口分成一大一小，管道内部腔体依旧相连，总出水量不变，栅源回路连接小出水口，漏源回路连接大出水口，而大小出水口并不连在一起（大源极连接在主功率回路里，开尔文源极连接在驱动功率回路中，两回路在电路板上被分隔成两个区域）所以大出水口上的动静不会影响小出水口，这时哪怕Ls1上电压已经窜到负几伏，也不影响栅极上的电压，因为这俩就不在一个回路里

芯片的漏源电流

这里顺带讲一个概念就是：芯片流过的电流到底能有多大？

在参数手册中，我们经常会看到Ids这个参数，这个是从英飞凌的芯片手册中截取的

MOS的Ids最大值有两种情况，一种是流过的电流太大，雪崩击穿，另一种就是导通电流在导通电阻上产生功率引发温升，结温超过限定值，芯片被烧了。通常情况下，导致雪崩击穿的电流都远大于导致结温超限定值的电流，因此Idsmax（图中为Iddc）大部分都是后者。所以，Idsmax通常取决于最高结温和芯片散热条件，芯片手册上的最大电流一般都是用0.2K/W~0.3K/W的结壳热阻计算出来的，这也是为什么有些裸片芯片的参数手册不会给Idsmax，只会给导通电阻。

而随着半导体工艺的进步，诸如阶梯型N注入JFET区域和CSL区域等工艺拓宽了JFET区域，也带来了更小的导通电阻，这使得Idsmax越来越大。目前极限的Idsmax可达200A左右，适用于光伏逆变器等领域。这种情况下，单独隔出一条栅源回路就显得尤为重要。 

MOS裸片的开尔文源极封装

目前的芯片裸片中，主要有以下两种类型的表面，这两种表面的区别在于是否隔开单独的开尔文源极。左图是没有单独隔开的，右图是有用绝缘层隔开的

显然，单从开尔文源极封装来讲，右边的效果比左边好，电流路径也更清晰。但是不是左边就不能做开尔文源极封装了呢？也可以

回到开尔文源极的本质，它实际上就是在芯片的源极上单独拉一条回路出来封装，而由于回路的寄生电感主要来自于芯片端子+键合线+电流流过的金属，芯片本身的寄生电感占比很低，因此左边仍能单独搭建一条栅源回路，实现开尔文源极封装。