Verilog 刷题-Dff8r

最新推荐文章于 2022-12-08 19:38:45 发布

Tuffy77

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文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_54421341/article/details/125201319

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同步清零以及同步置数。

module top_module (
    input clk,
    input reset,            // Synchronous reset
    input [7:0] d,
    output [7:0] q
);
    always@(posedge clk)begin
        q <= (reset)?0:d;
    end
endmodule

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