Verilog专题（十四）BCD码计数器的设计

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题目

Build a 4-digit BCD (binary-coded decimal) counter. Each decimal digit is encoded using 4 bits: q[3:0] is the ones digit, q[7:4] is the tens digit, etc. For digits [3:1], also output an enable signal indicating when each of the upper three digits should be incremented.

 

我的设计

    题目的意思就是设计一个16位的十进制BCD计数器（个位占4位，十位占4位，百位占4位，千位占4位），然后个位进位，十位进位，百位进位时，都输出一个使能信号，这里提供两种实现的方法，法一是直接实现，不例化模块；法二是先设计一个4位的BCD计数器，然后再例化为16位的BCD计数器。

 

法一

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