在 FPGA 实现 FIR 滤波器时,最常用的是直接型结构,简单方便,在实现直接型结构时,可以选择串行结构/并行结构(第六讲)/分布式结构。
串行结构即串行实现 FIR 滤波器的乘累加操作,数据的处理速度较慢。N 阶串行 FIR 滤波器,数据的输入速率 = 系统处理时钟速率 / 滤波器长度(N+1),本例使用 7 阶串行,系统时钟 32 MHz,这样数据的输入速率(也是采样速率)为4 MHz;
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7 阶串行 FIR 滤波器结构框图如图所示,只使用一个乘法器,按照输入顺序依次串行使用该乘法器,
输入信号为 0.5 MHz 叠加 1.8 MHz 信号,采样时钟为 4 MHz(系统处理时钟频率 / 滤波器阶数)16-bit量化;
滤波器系数 8-