52，Verilog-2005标准篇：Trireg网络信号电荷衰减

最新推荐文章于 2024-08-16 21:32:14 发布
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分类专栏： Verilog-2005标准详解篇 文章标签： fpga开发
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与所有网络net一样，trireg信号声明中的延迟指定最多也可包含三个延迟。前两个延迟应指定在trireg信号被驱动到 1 和 0 逻辑状态时，过渡到这些状态的延迟。第三个延迟应指定电荷衰减时间，而不是过渡到 z 逻辑状态的延迟。电荷衰减时间是指从trireg信号的驱动源关闭到无法再确定其存储电荷之间的延迟时间。电荷衰减延迟规范是对不理想的电荷存储节点的模拟，即电荷存储节点的电荷通过其周围的器件和连接泄漏出来。

trireg信号不需要关断延迟规范，因为trireg信号从不过渡到 z 逻辑状态。当trireg信号的驱动端从 1、0 或 x 逻辑状态过渡到关断状态时，trireg信号应保留其驱动器上先前的 1、0 或 x 逻辑状态。z值不得从trireg信号的驱动器传播到trireg信号上。只有当z为trireg信号的初始逻辑状态或将trireg信号强制为z状态时，trireg信号能保持z逻辑状态。

电荷衰减是指存储在trireg网络信号中的 1 或 0 在指定延迟后过渡到未知值 ( x )的一段过程。电荷衰减过程应在trireg网络信号的驱动器关闭、trireg网络信号开始保持电荷时开始。电荷衰减过程应在以下两个条件下结束：

a) 电荷衰减时间规定的延迟时间已过去，trireg网络信号从 1 或 0 过渡到 x。

b) trireg网络信号的驱动器开启，并将 1、0 或 x 作用到trireg网络信号上。

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