xilinx FPGA jesd204b ADC篇(0):JESD204术语-CSDN博客
xilinx FPGA jesd204b ADC篇(1):什么是JESD204-CSDN博客
xilinx FPGA jesd204b ADC篇(2):JESD204的意义-CSDN博客
xilinx FPGA jesd204b ADC篇(3):高速数据转换器的输出接口-CSDN博客
xilinx FPGA jesd204b ADC篇(4):JESD204B接口介绍-CSDN博客
xilinx FPGA jesd204b ADC篇(5):JESD204B接口的关键-CSDN博客
xilinx FPGA jesd204b ADC篇(6):JESD204B IP核简介-CSDN博客
xilinx FPGA jesd204b ADC篇(7):JESD204B IP核端口介绍-CSDN博客
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xilinx FPGA jesd204b ADC篇(11):JESD204B ADC硬件实现架构-CSDN博客
xilinx FPGA jesd204b ADC篇(12):JESD204B ADC数据采集实现-CSDN博客
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博主小飞继续和大家分享xilinx FPGA jesd204b ADC篇的第4部分相关内容~
业界的高速AD/DA芯片原本使用传统的单端CMOS接口,约在2000年左右开始改用差分LVDS接口,因为LVDS接口的数据传输速率较高(CMOS 接口上限约200 Mbps,而LVDS接口上限约1Gbps),且LVDS接口的抗噪声性能优越。但LVDS 接口的缺点是在采样速度较慢的情况下功耗相对较大,因此基于CMOS 接口的AD/DA芯片并未被完全取代,至今许多低速、低功耗、高精度的AD/DA芯片在数据传输时仍然选择的是CMOS接口。
随着芯片制造技术的发展,ADC/DAC的数据处理通道数和采样率不断提高,业界需要比LVDS更快速的数据传输接口,因此JESD204接口应运而生。JESD204接口标准由JEDEC委员会制定,旨在标准化并减少高速数据转换器与FPGA等其它器件之间的数据输入/输出引脚。更少的硬件互连可简化PCB布局布线,并支持实现更小尺寸的解决方案,同时不影响整体系统性能。这些特性对于克服许多高速ADC应用的系统尺寸和成本限制非常重要,包括无线基础设施、收发器架构、无线电、便携式仪器仪表、医疗超声设备、雷达和安全通信等军用/航空应用。
2006年4月,第一个JESD204接口获得JEDEC委员会通过。该JESD204接口为单一通路、高速连接一个或多个数据转换器至一个处理设备(FPGA等),数据传输速率最高可达3.125Gbps,且必须保证数据转换器和处理设备的工作时钟同源,以确保数据同步,如图1所示:
图1:jesd204接口
由于JESD204接口仅支持单一通道的数据传输,业界很快发现该接口用途受限较多,因此JEDEC委员会在2008年4月将JESD204接口修订至JESD204A接口,新接口可以支持多条通道和多条链路的数据同步传输,但每通道的数据传输速率仍最高3.125Gbps,如图2所示:
图2:JESD204A
JESD204B则于2011年7 月研发完成,可克服多项系统设计难题,除了大幅提升每通道数据传输速率最高至12.5 Gbps,还新增了确定性延迟功能,如图3所示:
图3:JESD204B
下表为250MSPS-14位ADC基于CMOS、LVDS以及JESD204B接口引脚数
通道数 | 分辨率(位) | CMOS引脚数 | LVDS引脚数(DDR) | JESD204B引脚数 |
1 | 14 | 15 | 16 | 2 |
2 | 14 | 30 | 32 | 4 |
4 | 14 | 60 | 64 | 8 |
8 | 14 | 120 | 128 | 16 |
表1 :250MSPS、14位ADC引脚数比较
图4为TI公司的两款250MSPS-16位ADC的实际电路板布局布线的比较,其中ADS42LB69基于DDR-LVDS接口,ADS42JB69基于JESD204B接口:
图4. DDR LVDS VS JESD204B的PCB布局
JESD204B接口与现有的CMOS、LVDS接口相比,无论是在传输速度、数据精度、还是尺寸方面,都更具有优势,世界著名的两大芯片厂商TI公司与ADI公司也于2012年开始着手基于该接口的转换器设计与生产,如今也已推出了数十款JESD204B转换器产品。JESD204B势必会成为下一代转换器的数据传输标准接口,但是其数据传输协议非常复杂、传输速度非常高,必须克服一些困难才能实现其优势并应用于实际的项目中。
2017年底,最新、更复杂的JESD204C接口协议发布,以继续支持当前和下一代多千兆数据处理系统性能要求的上升趋势。JESD委员会为该标准的新修订版JESD204C制定了4个高水平目标:提高通道速率以支持更高带宽应用的需求,提高有效载荷传输的效率,改进链路稳健性。此外,他们希望编写一个比JESD204B更清晰的规范,同时修复该版本标准中的一些错误。他们还希望提供向后兼容JESD204B的功能。
JESD204C采用64b/66b编码方案,而不是以前版本的8b/10b,且C版本将通道速率上限由B版本的12.5 Gbps提高到32 Gbps,而前面几个版本中确定的312.5 Mbps数据传输下限在C版本中保持不变。虽然并未严格禁止,但JEDEC委员会建议不要将8b/10b编码用于16 Gbps以上的通道速率,而对于6 Gbps以下的通道速率,也建议不要使用64b方案。
但JESD204接口协议有一个不足之处:比如某些应用要求延迟愈小愈好(甚至最好毫无延迟),这些应用(例如雷达等太空应用)需要立即反应或侦测,故延迟必须降至最低,这种情况即需考虑采用 LVDS或CMOS接口,因为可避免 JESD204B接口导致的数据转换器在数据传输过程中延迟(协议收发部分都需要数据缓存,因此有一定固定延迟)。
由于目前还并未有许多商业流通的JESD204C数据转换芯片,在接下来的几年内还是会以JESD204B芯片为主流。博主小飞将在下篇继续介绍一下JESD204B协议相关的具体内容~