Verilog代码第一种注释方式:
/* Comment here
Comment here
Comment here */
Verilog代码第二种注释方式:
// Comment here
Verilog文件信息注释模版:
// Company: 天地银行
// Engineer: FPGA小飞
//
// Create Date: 2024-08-30
// Design Name: <name_of_top-level_design>
// Module Name: <name_of_this_module>
// Target Device: <target device>
// Tool versions: <tool_versions>
// Description:
// <Description here>
// Dependencies:
// <Dependencies here>
// Revision:
// <Code_revision_information>
// Additional Comments:
// <Additional_comments>
点赞加关注博主(ID:FPGA小飞)的博文,咱们一起系统学习verilog最终标准IEEE Std 1364-2005吧!