FPGA程序编写

PL部分就是Programmable Logic 的缩写，就是可编程逻辑部分。用的软件是VIVADO，语言是VERILOG，还有一种是VHDL语言,都是 硬件描述语言，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能，和C语言不同，很多是并行语句。

VERILOG用的较多，VHDL的学习要困难一些。但Verilog因为较自由的语法，也容易造成初学者犯一些错误，这一点要注意。

文件路径不得含有中文名字

上面两个里面有程序后进行下列几项

如果担心时间长可以直接点击第四步，大概三四分钟后成功显示提示，选择Open Hardware Manager，再点击上方提示栏里面的Open target里的Open target 一直next，会扫到两个内核，一个arm一个fpga。选择fpga后频率改成6M再next，在这之前要先让FPGA从SD卡启动Linux系统，注意跳线和USB从UART口接到PROG口

注意复位或者重启后程序消失