门控时钟电路(Intergrated clock gating)

1.概念

        某些模块不需要工作的时候，为了降低功耗需要关闭该模块的时钟，节省触发器的翻转功耗。采用门控时钟电路来控制时钟的关断。

2.分类

        2.1.简单与门控制

                缺点：产生的门控时钟极易带有未经同步的异步EN信号的毛刺。

        2.2.锁存器同步EN信号

                如上图所示，锁存器为低电平有效传输。当clk为低点电平时，D端口上en信号的变化会传输到Q端口，此时即使有毛刺传输进来，clk低电平控制了与门的传输，毛刺无法通过与门到达GCLK信号，当时钟clk为高电平时，Q端口的值会锁存住，一直保持clk上升沿前一时刻输入D端口的值。波形如下图所示：

                当考虑到实际电路时，上述电路同样可能产生毛刺：

                        ①右上角图情形：clk到达A点的时刻早于B点，即有一个skew的时差，此外EN信号的变化在D→Q间传输时存在一个锁存器的固定delay时间（即，且>），故当|skew|>delay时可能产生毛刺；

                        ②右下角情形：clk到达B点的时刻早于A点，另外需要考虑锁存器时钟边沿的SETUP时间，当|skew|>SETUP-delay时门控时钟可能产生毛刺。

                综上所述，采用该门控时钟电路时，需要控制时钟skew的范围。

        2.3.寄存器同步EN信号

                波形图如下：

                 实际电路中需要考虑寄存器的传输delay时间，即也可能产生如下图的毛刺：

                 解决上述毛刺的方法：B点晚于A点的clk的skew时间>delay。

3.选择

        实际的IC设计中多采用锁存EN的门控时钟，这是因为要使用大量的门控时钟单元，故通常会把门控时钟做成一个标准单元，锁存器结构中延时问题由工艺变为可控。

        此外不采用寄存器结构的原因是1个寄存器由2个锁存器组成，这样大量使用会浪费更多资源和面积。