quartusii&modelsim联合仿真错误error loading design情况①（自用 仅供参考）

在两个没有例化对方的模块（其中有一个模块为顶层模块，假设为A.v，另一个为B.v）当中，若在测试文件tb中同时对两个模块例化时，modelsim开始仿真后会出现error loading design的情况，此时需要在quartusii中assignment-seething-simulation填加tb.v的地方同时添加B.v，才能顺利成功进行联合仿真。

在ip核例化测试时，也需要在相应的文件下找到ip核生产的.v文件，并按上述加入simulation中，不然也会报出相同的错误。