【IC618】【基准源内部运放搭建及仿真】【进行中】

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本运放是为带隙基准电路使用，故只需要考虑直流增益及功耗限制，不考虑GBM，SR，PM。
不必米勒电容补偿。
负载为栅极电容，等效基本无电阻。

OPA基础两级：差分放大级，增益级，
依次设计。

1、差分放大器设计

参考：用Cadence Virtuoso IC617和工艺参数设计有源负载差动对（五管OTA）运放

1）电路设计

本次设计重点考虑功耗问题，限制单支路最高5uA，采用PMOS作为差分对管

在前面的论述中：【IC618-偏置电路仿真】【要求电源电压2.7V~3.3V】【进行中】
已进行了工艺参数仿真测量：

PMOS：λ=-0.229，Vth=-0.84，${\mu }_p{C}_{ox}=47.728\mu A/V^2$
NMOS：λ=0.023 ，Vth=0.79 ，${\mu }_n{C}_{ox}=196.983\mu A/V^2$
考虑每路电流限制5$\mu A$
取过驱动电压为0.2V
结合上面计算的工艺常数，代入得
$(W/L{)}_P$=5.24 ，取5
$(W/L{)}_N$=1.27 ，取1
大致取L为数倍的工艺值，180nm工艺，不妨
取L为0.9um，则$W_P$=4.5um，$W_N$=0.9um

则，进行以下推导：
跨导为：
$$g_m=\sqrt{2K_p{I}_d}=49\times 10^{-6}S$$
输出阻抗为：
$$R_o=\frac{1}{({\lambda }_p+{\lambda }_n)I_d}=1.26\times 10^6\Omega$$
则放大倍数：
$$A_v=g_m{R}_o=61.74=35.8dB$$

这个增益是够的，但低功耗限制了其转换速率和截止频率，下面进行仿真分析，目的是熟悉流程，主要的优化目标还是功耗

2）仿真分析：增益有偏差，原因待分析

输入为10mv，输出为537mv，
增益为53.7即34.6dB，与计算值61.7即35.8dB有偏差。

注意：输入信号的AC magnitude用于AC仿真，Amplitude用于瞬态仿真。要选AC magnitude。

-3dB点为66kHz，GBW为3.59MHz

2、增益级设计

1）电路设计

直接采用CS增益，考虑前级差分放大已有34.6dB，则增益级设计30dB即可。
由于前级DP为P管增益，故CS级应当为NMOS管。

之前回答的计算：

PMOS：λ=-0.229，Vth=-0.84，${\mu }_p{C}_{ox}=47.728\mu A/V^2$
NMOS：λ=0.023 ，Vth=0.79 ，${\mu }_n{C}_{ox}=196.983\mu A/V^2$
考虑每路电流限制5$\mu A$
取过驱动电压为0.2V
结合上面计算的工艺常数，代入得
$(W/L{)}_P$=5.24 ，取5
$(W/L{)}_N$=1.27 ，取1
大致取L为数倍的工艺值，180nm工艺，不妨
取L为0.9um，则$W_P$=4.5um，$W_N$=0.9um

则，进行以下推导：
跨导为：
$$g_m=\sqrt{2K_n{I}_d}=44\times 10^{-6}S$$
输出阻抗为：
$$R_o=\frac{1}{g_d}=\frac{1}{{\lambda }_n{I}_d}=8.70\times 10^6\Omega$$
但实际上，直接查看MOS管参数

故，实际上
$$g_m=33.57\times 10^{-6}S$$
$$R_o=\frac{1}{g_d}=2.77\times 10^6\Omega$$
则放大倍数：
$$A_v=g_m{R}_o=93.0=39.4dB$$

2）仿真分析（差异很大，原因待分析）

这个差异很大，只有31倍增益即29.8dB，原因是什么？

3、联合仿真（增益级变化极大，原因待分析）

总增益为34.6dB+29.8dB=64.4dB，增益达到1659，足够，联合仿真：

对比发现：

增益	差分级	增益CS级	总增益
理论	35.8dB	39.4dB
独立仿真	34.6dB	29.8dB
联合仿真	34.6dB	54.0dB	88.6dB

为什么联合仿真后，增益级差距如此之大？

-3dB点仅有4.5kHz.

4、发现增益还是不够，需要做到直流增益100dB。

1）引入实际电流源后，增益大幅度下降：

总增益只有66.4dB了，主要是增益级的损失，因为实际电流源阻抗不是无穷大。

2）调整晶体管L的值，能够增加增益，进行扫描：

共模输入为0.78V.

【1】对L从1u至10u进行扫描增益曲线：

【2】对L从1u至10u进行扫描电流曲线：

可选取L=3um，实现增益为110dB，每支路电流为1.76uA.