LMK04828 时钟调节器

一、特性

PLL2输出14对差分时钟，7对可作为JESD204B的SYSREF
最大时钟输出频率可达3.1GHz
输出时钟分频系数为1-32，14路都可各自分频。Device CLK分别分频，分频系数为1-32，SYSREF CLK统一分频，分频系数为8-8191.
输出差分时钟电平标准可编程：LVPECL、LVDS、HSDS、LCPECL
工作模式：单PLL、双PLL、时钟分发
3.3V供电

二、Pins

DCLKout：Device CLK差分输出，7个，可编程
SDCLKout：SYSREF/Device CLK差分输出，7个，可编程
RESET/GPO：该芯片的复位输入或者是通用GPIO
SYNC/SYSREF_REQ：该芯片的时钟同步输入端口（不是204B中的SYNC）或者是连续SYSREF CLK请求输入端口.
NC：无连接，悬空即可
LDObyp1：LDO旁路电容，外接10uf到地
LDObyp2：LDO旁路电容，外接0.1uf到地
CS芯片的SPI配置CS信号
SCK：芯片的SPI配置SCK信号
SDIO：芯片的SPI配置SDIO信号
Status_LD、CLKin_SEL：可编程的状态监测I/O管脚
CPout：PLL的电荷泵输出
CLKin：PLL的参考时钟输入
FBCLKin：零延迟模式下的外部反馈时钟输入
Fin：外部VCO输入
OSCout：晶振的时钟输出端口。只有OSCout引脚提供LVCMOS单端输出。可编程
OSCin：PLL2的参考时钟输入、PLL1的反馈时钟输入（该功能其实就是为了在编程之前可以提供一个时钟给控制器工作）
DAP：扇热盘，接地

三、LMK04828的三线SPI配置

R/W=0，写；R/W=1，读。
写操作：CS为低电平时，SDIO的数据在SCK上升沿写进芯片格式为1bitR/W+2bit0+13bit地址+8bit数据
读操作：先写入1bitR/W+2bit0+13bit地址，当最后1bit地址A0在SCLK的上升沿写入SDIO后，SDIO会由输入口转为输出口，然后在接下来8个SCLK下降沿，SDIO会输出寄存器的8bit数据。在SDIO由输入变为输出时，FPGA端的SDIO必须同步由输出变为输入，并在SCLK上升沿接收这8bit数据最稳定，FPGA端口的这种I/O转换可以通过其内置的三态门实现。

SYNC和SYSREF信号共享同一条时钟路径，也就是说同一时间，只能用其中一个的功能，要么使用SYNC实现同步功能，要么是输出SYSREF。