紫光同创PG2L100H关键特性评估板|盘古100K开发板，可实现复杂项目的开发

最新推荐文章于 2024-09-12 10:48:33 发布
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适用于板卡型号：

紫光同创PG2L100H开发平台（盘古100K）

紫光同创PG2L100H关键特性评估板

盘古100K开发板详情

一：产品概述

盘古100K开发板(紫光同创PG2L100H关键特性开发板)采用紫光同创28nm工艺的FPGA作为主控芯片_logos2系列 ：PG2L100H-6IFBG676，板卡电源采用圣邦微（SGM61132）+ 艾诺(EZ8303)解决方案，HDMI 接口采用宏晶微MS7200和MS7210，更大程度实现国产化，预留的FMC接口方便客户进行SDR无线通信验证及开发；预留 HDMI 收发接口用于图像验证及处理；预留SMA高速接口、光纤接口、10/100/1000M 以太网接口，PCIE 接口，方便各类高速通信系统验证，是一款高性能高带宽高容量的高端FPGA开发板。

二：系统资源

系统资源丰富，可以充分满足高速数据的缓存处理需求

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 海量的外围接口，可以充分满足多方位开发需求

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 *盘古100K功能接口框图（PG2L100H ）

三：电源功能

盘古100K开发板的主要电源共有 8 路电源外部输入支持 6V~15V系统的电源网络

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四：PG2L100H芯片参数

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盘古100K开发板配套资料

 

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 小眼睛FPGA为紫光同创生态合作伙伴深度参与紫光同创大学计划&集创赛&大学生FPGA竞赛支持！

 

 

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国产FPGA紫光同创PGL22G核心板+开发底板PDF原理图+ALTIUM底板PCB图.zip
12-10
核心板主要由 FPGA + DDR3 +QSPI FLASH 构成，承担 FPGA 高速数据处理和存 储的功能，加上 FPGA 和 DDR3 SDRAM 之间的高速数据读写，数据位宽为 16 位，整 个系统的带宽高达 10Gb/s（800M*16bit)；另外 DDR3 容量高达 256MB，满足数据 处理过程中对高缓冲区的需求。我们选用的 FPGA 为 紫光同创 公司的 PGL22G6CMBG324 芯片, FPGA 是 MBG324 封装。 底板为核心板扩展了丰富的外围接口，其中包含 1 路千兆以太网接口、1 路 HDMI 输出接口、1 路 USB2.0 接口、1 路 UART 串口接口、1 路 SD 卡接口、1 个 JTAG 调试 接口、一个摄像头接口、1 路 40 针的扩展口和一些按键，LED，RTC 和 EEPROM 电路。 国产FPGA紫光同创PGL22G核心板+开发底板PDF原理图+ALTIUM底板PCB图+CADENCE底板PCB图, 硬件PCB封装器件列表： Component Count : 35 Component Name ----------------------------------------------- 8S1_SOIC8 0603 1000K-F80E-01L-A BATSO C0402 C0603 C0805 CN1_DCJACK CY_SMALL DFN2510P10E DS1302 FUSE_1812 GE_RJ45 HDMI_A_TYPE IDC-40J IDC18 JTAG-10 KEY_DPDT KEY735SO L0603 LEDSO LQFP-48 LVS303010 MICRO_SD MINIUSBB MP1482-SOIC8 QFN28 QFN64L R0603 RN-8P SMAJ5 SMTDR75-100M SO8 SOT23 SX2-1205
PG2L100H-6IFBG484与竞品的差异化分析报告
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MYMINIEYE的博客
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盘古100K开发板(紫光同创PG2L100H关键特性开发板)采用紫光同创28nm工艺的FPGA作为主控芯片_logos2系列 ：PG2L100H-6IFBG676，板卡电源采用圣邦微（SGM61132）+ 艾诺(EZ8303)解决方案，HDMI 接口采用宏晶微MS7200和MS7210，更大程度实现国产化，预留的FMC接口方便客户进行SDR无线通信验证及开发；盘古100K开发板的主要电源共有8路，电源外部输入支持 6V~15V系统的电源网络。*盘古100K功能接口框图（PG2L100H ）
【紫光同创国产FPGA教程】【PGL50H第四章】串口收发实验例程
MYMINIEYE的博客
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但是对于数据传 输，双方必须对数据传输采用使用相同的波特率，约定同样的传输模式（传输架构，握手条件 等）。Uart_data_gen 模块产生一个间隔 1S 钟的触发信号，同时输出第一个发送字节，等待 uart_tx 输出的 busy 下降沿到来，获知 uart_tx 进入空闲状态可发送下一个 byte 时，再次给 出串口发送的触发脉冲，并输出下一个字节；从原理上分析波特率的计算是一个计数器，发射和接收可复用，我们在设计时为保持 TX， 或 RX 的完整性，故将波特周期计数器集成在各自模块内部；
紫光同创FPGA实现HSSTLP高速接口通信，8b/10b编解码数据回环，提供PDS工程源码和技术支持
qq_41667729的博客
10-20 969
紫光同创FPGA实现HSSTLP高速接口通信，8b/10b编解码数据回环，提供PDS工程源码和技术支持 没玩过高速接口都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。本文使用紫光同创的PG2L100H-6FBG676 FPGA实现HSSTLP高速接口通信实现，提供紫光同创FPGA的HSSTLP IP核文件，将PCIE IP配置为8b/10b编解码协议，单线线速率为1.25G，你也可以配置为更高速率进行测试，然后生成默认的Example工程，并对Example工程做小幅修改，
国产FPGA核心板！米尔紫光同创Logos-2和Xilinx Artix-7核心板
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05-31 665
米尔核心板主要使用PG2L100H，PG2L100H其逻辑资源133200，一路PCIE接口，4对GTP高速串行接口，6个bank，一共有285个FPGA管脚。MYC-J7A100T核心板基于Xilinx Artix-7 FPGA芯片，采用高密度高速电路板设计，在大小为69.6mm(L)×40mm(W)的板卡上集成了XC7A100T-2FGG484I、DDR3、EEPROM、QSPI FLASH、DC-DC电源管理等电路，该款产品适用于工业控制、自动化、通信、计算机等领域。MYC-J2L100H核心板。
基于紫光平台AXi+ddr3调试 PG2L100H-6FBG484
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09-04 1069
若写地址计数小于最后一次写地址起始位时，当写地址有效信号和写地址准备信号同时为高时，将写地址计数器清零（即回到写起始地址），其他信号变化相同。lenth_cnt_max（最大突发次数计数器） 的位宽为 10， 10 位宽的计数器最大可以计数到 1023，而根据上面的公式可以计算出本次读写例程只需要进行 10 次突发， 所以 10 位宽的计数器对于本次实验来说是绰绰有余的，但是当存储更大的数据量时，随着所需突发次数的增加，lenth_cnt_max 的位宽也需要做出相应的增大，否则就会出现读写错误的现象。
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FPGA紫光同创PG2L100H-6IFBG484是一款基于紫光同创FPGA技术的芯片，具有高性能和灵活的可编程特性。它采用6IFBG484封装，内部集成了大量的逻辑单元和存储单元，适合于多种应用场景。 该FPGA芯片采用先进的工艺制造...
紫光《FPGA Verilog开发实战指南——基于Logos2 PG2L100H》2024_1_10.pdf
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赛灵思（XILINX）XC7A200T-FBG676开发板原理图
紫光同创 PGL12G芯片资料规格书
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紫光同创PGL12G是一款高性能的现场可编程门阵列（FPGA），在电子设计领域中扮演着至关重要的角色。FPGA是集成电路的一种，允许用户在硬件级别进行定制化设计，满足不同应用场景的需求。PGL12G芯片资料规格书详细介绍...
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Reset Vector——复位向量 Exception Vector——执行向量两个向量地址都存储着程序。
如何设计实现完成一个FPGA项目
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确定项目目标：明确项目要实现的功能和性能指标。需求分析：列出所有功能需求、性能需求、接口需求等。可行性分析：评估技术可行性、成本和时间预算。项目总结：总结项目过程中的经验教训，分析成功和失败的原因。项目报告：撰写项目报告，详细描述项目背景、设计过程、测试结果和最终结论。
fpga系列 HDL:简化的FIFO实现
ResumeProject的博客
09-09 908
在需要协调多个数据流的系统中，FIFO可以用来平衡输入和输出的数据速率。：在不同数据速率或协议的接口之间，FIFO可以用于匹配输入和输出数据的速率。例如，连接不同速度的外设时，FIFO可以充当数据传输的桥梁，平滑数据流量差异。：FIFO可以作为数据缓冲区来存储数据流中的数据。：FIFO可以用于跨时钟域的数据传输，帮助在不同时钟频率或时钟相位下的数据传输中保持数据的完整性。这在异步FIFO设计中尤其重要。：在数据处理流程中，FIFO可以用于存储待处理的数据，从而允许系统处理数据的不同步操作，提高处理效率。
xilinx通用RAM或者FIFO设计
星旭的博客
09-05 583
1、在 Vivado 中，XPM（Xilinx Parameterized Macros）是 Xilinx 提供的一组预定义的、参数化的硬件描述语言 (HDL) 宏模块，用于简化设计流程和提高设计效率。缺点：依赖Xilinx平台，虽然XPM生成的RAM和FIFO不像使用IP核那样可以在图形化界面中直观查看，但我们可以自定义一个wrapper来封装XPM模块，并通过Xilinx的宏定义进行区分。4、调用XPM ，通过调用Xilinx的XPM库，可以灵活配置RAM和FIFO，兼顾性能和简洁性。
CCF推荐B类会议和期刊总结：（计算机体系结构/并行与分布计算/存储系统领域）
异构算力老群群（在读985计算机博士生）的技术博客
09-09 1365
中国计算机学会（CCF）定期发布国际学术会议和期刊目录，为科研人员提供参考。本文总结了计算机体系结构、并行与分布计算、存储系统领域的CCF推荐B类会议和期刊，包括会议和期刊的全称、出版社、dblp文献网址及领域分类。会议涵盖了SoCC、SPAA、PODC等26项重要国际会议，期刊则包括TAAS、TODAES、TECS等9种权威期刊，为相关领域的研究者提供了宝贵的资源。
FPGA开发：条件语句 × 循环语句
qq_74114817的博客
09-08 676
用来判断是否满足所给定的条件，根据判断的结果（真或假）决定执行给出的两种操作之一。if（表达式）语句；if（表达式）语句1；else语句2；if（表达式1） 语句1；else if（表达式2） 语句2；else if（表达式3） 语句3；……else if（表达式n） 语句n；else 语句m条件语句必须在过程块中使用，所谓过程块是指和语句所引导的执行语句集合。除了这两种块语句引导的begin end块中可以编写条件语句外，模块中其他地方都不能编写。表达式为0、x、z时均视为假。
FPGA 时钟约束压缩程序硬件固化下载
lsh11111的博客
09-12 506
BITSTREAM.CONFIG.CONFIGRATE：指定FLASH配置速度，但仅对纯FPGA有效，不支持ZYNQ。- BITSTREAM.CONFIG.SPI_FALL_EDGE：指定FLASH接口的时钟加载沿，同样只对纯FPGA有效。- BITSTREAM.CONFIG.SPI_BUSWIDTH：设置FLASH配置的位宽，同样只对纯FPGA有效。6. 使用BITSTREAM.CONFIG.SPI_FALL_EDGE来指定FLASH接口的时钟加载沿。
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