systemverilog-static和automatic

最新推荐文章于 2025-03-12 14:53:57 发布

卢卡喵

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分类专栏： SystemVerilog 文章标签： systemverilog

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本文介绍了SystemVerilog中static和automatic关键字的应用，它们影响着变量的作用域和方法的行为。static变量在整个程序执行期间保持其值，而automatic变量在每次调用时创建新的内存空间。通过示例展示了static_test模块中，不同修饰符下函数cnt1、cnt2和cnt3的执行结果，揭示了静态和动态方法在变量状态上的区别。

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在systemverilog中module，program，function和task默认都是static的，
可以在module，program，function和task加入automatic用作动态。
在class中是automatic的。

static 变量为静态的，在整个程序执行过程中都存在，并且无论被实例多少次，在内存中只存在一份，每次实例都是指向这一个地址，共享一个变量
automatic是每次实例均产生一个新的内存，互相不共享，是单独、不同的
static 和 automatic 除了可以修饰类中的成员变量，还可以修饰 function 和 task，被static修饰的方法称为静态方法,被automatic修饰的方法称为动态方法。
如果方法被static修饰，那么其内部所有的声明的变量都是 static 的
如果方法被修饰为 automatic，那么其内部所有的声明的变量默认都是 automatic的

module static_test;
	//声明动态函数
	function automatic int cnt1(input a);
		int cnt = 0;
		cnt += a;
		return cnt;
	endfunction
	//声明静态函数
	function static int cnt2(input a);
		static int cnt = 0;
		cnt += a;
		return cnt;
	endfunction
	//未声明
	function int cnt3(input a);
		int cnt = 0;
		cnt += a;
		return cnt;
	endfunction
endmodule
initial begin
	$display("%0d",cnt1(1)); 输出1
	$display("%0d",cnt1(1)); 输出1
	$display("%0d",cnt2(1)); 输出1
	$display("%0d",cnt2(1)); 输出2
	$display("%0d",cnt3(1)); 输出1
	$display("%0d",cnt3(1)); 输出2
end