#systemverilog# 说说Systemverilog中《static》那些事儿（理论篇2）

已于 2023-07-27 23:24:06 修改
阅读量919 收藏 10
点赞数
分类专栏： SystemVerilog 语言编程 文章标签： static automatic
于 2022-02-11 14:47:23 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_16423857/article/details/122880455
版权
本文深入探讨SystemVerilog中的static关键字在数据生命周期中的作用，区分了static声明的数据与automatic声明的数据的区别，解释了它们在任务、函数、类属性中的生命周期属性，并通过实例说明了static和automatic的使用场景和限制。
摘要由CSDN通过智能技术生成

目录

高级编程语言SV-数据生命周期属性

何时起

归何处

 总结

高级编程语言SV-数据生命周期属性

何时起

#systemverilog# 关键字之 类中的static 属性和方法

在上面链接的静态属性和静态方法声明中，都使用到了关键字static，但是SystemVerilog还有另外一个含义的static，它与automatic一起用来决定数据的生命周期属性。

（1）static声明的数据（并不是类属性）具有静态的生命周期（在整个确立和仿真时间中存在）automatic具有调用期或者激活期类的声明周期。

（2）在类外部使用static声明的数据和在类内部使用static声明的类属性都有着静态生命周期࿰

了解本专栏 订阅专栏 解锁全文 超级会员免费看
那么菜
关注
  • 0
    点赞
  • 踩
  • 10
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
专栏目录
订阅专栏
#systemverilog# 说说Systemverilog中《automatic》那些事儿
那么菜的博客
07-29 728
前面我们学习了有关systemverilog语言中有关《static》的一些知识，同static 关系比较好的哥们，那就是 《automatic》。今天，我们了解认识一下。
【SystemVerilog基础】program块的automatic与static深入探究
悟已往之不谏 知来者之可追
02-24 1298
SystemVerilog 中的 program 关键字探究~
verilog调用其他module_systemverilog之program与module
weixin_39709979的博客
11-25 3237
本文从微信公众号--数字IC小站，​转载，欢迎关注，微信公众号更新更多更快systemverilog之program与module​mp.weixin.qq.com为避免仿真和设计竞争问题(race condition)，systemverilog中引入了program的概念。在Verilog中，调度如下图所示：从图中可以看出，阻塞赋值与非阻塞赋值的调度是不一样的，其中#0的阻塞延时赋值则处在中间...
systemverilog中automatic与static
yan1111112的博客
06-09 851
再谈systemverilog中automatic与static
systemverilog中static关键字
m0_38037810的博客
10-19 910
static class property 如果变量需要在不同的对象中共享，那么可以把这个变成定义成静态变量。 静态变量在声明对象句柄的时候就分配内存空间。 The static class properties can be used without creating an object of that type. 1 2 3 4 ...
systemverilog-static和automatic
sinat_41774721的博客
12-05 1130
在systemverilog中module，program，function和task默认都是static的， 可以在module，program，function和task加入automatic用作动态。 在class中是automatic的。 static 变量为静态的，在整个程序执行过程中都存在，并且无论被实例多少次，在内存中只存在一份，每次实例都是指向这一个地址，共享一个变量 automatic是每次实例均产生一个新的内存，互相不共享，是单独、不同的 static 和 automatic 除
草稿#systemverilog# 说说Systemverilog中《static》那些事儿（生命周期属性篇）
那么菜的博客
07-27 412
其实将一个任务函数或块声明成static或者automatic还是为了决定其内部数据的生命周期属性，这与静态方法的static有本质上的不同。注意第二句话"具有自动变量生命周期的静态方法"，也就是说这个任务虽然是静态任务，但是其内部数据的缺省情况下的生命周期是自动的。
#systemverilog# 说说Systemverilog中《static》那些事儿（内存管理篇1）
那么菜的博客
07-28 236
其实，绿皮书中也曾提到：自动的内存管理系统是SystemVerilog的整体组成部分。对象、字符串、动态数组、以及联合数组的内存是动态分配的。当创建对象的时候，SystemVerilog会分配更多的内存。当对象不再需要的时候，SystemVerilog自动地释放内存以便这些内存能够被重新使用。。如果没有自动的内存管理，SystemVerilog的多线程、重进入环境会增加许多导致用户出错的机会。一个手工的内存管理系统（就像C语言的malloc和free所提供的那样）是不够的。fork // 主线程。
#systemverilog# 说说Systemverilog中《static》那些事儿（理论篇1）
那么菜的博客
02-09 1140
对于普通的实例类的属性，每一个类实例的每一个变量都有自己的copy（单独的内存空间），相互独立。（2）一个静态方法不能访问非静态的属性或方法，但是可以直接访问静态属性，或者调用同一个类中的静态方法，原因很简单因为静态属性和静态方法可以在类没有实例化时被调用，具有全局的静态生命周期，而普通的非静态成员无法做到这点。静态的任务task 或 函数function 或 块内的数据 可以被显式地声明成自动的，而自动的任务、函数或块内的数据也可以被显式地声明成静态的。通过下面的例子可以清楚的看见静态属性的特点。
#systemverilog# 说说Systemverilog中《ref》那些事儿
那么菜的博客
08-06 474
草稿#systemverilog# 说说Systemverilog中《ref》那些事儿草稿#systemverilog# 说说Systemverilog中《ref》那些事儿草稿#systemverilog# 说说Systemverilog中《ref》那些事儿草稿#systemverilog# 说说Systemverilog中《ref》那些事儿草稿#systemverilog# 说说Systemverilog中《ref》那些事儿草稿#systemverilog# 说说Systemverilog中《ref》那些
#systemverilog# 关键字之 program
那么菜的博客
02-09 1669
一 概览 关键字 program ，是在 systermverilog 中才引入的。通常，module是Verilog世界中的基本构建块。module 中可以包含其他模块的层次结构module 、wire、任务和函数声明，以及过程语句 always 或者 initial。这个结构对于描述硬件非常有效。然而，对于测试台来说，重点不在硬件级别的细节上面，而重点在于能够对验证设计的完整环境快速并正确建模。为了使环境正确地初始化和同步化，避免设计和测试工作台之间的竞争，自动化输入激励的快速生成，以及重用现...
systemverilog中的program与module
最新发布
qq_44463933的博客
02-27 1130
为避免仿真和设计竞争问题(race condition)，systemverilog中引入了program的概念
SystemVerilog: reference argument is illegal inside static task-function declaration
chenxy_bwave的专栏
08-14 1467
1. 问题描述 在systemverilog仿真中碰到仿真器报告如下错误： ncvlog: *E,REFANA (common.sv,4|26): reference argument is illegal inside static task-function declaration. 出问题的是一个function，其定义如下： function automatic void DataRead( input int num_data, ...
SystemVerilog中的Program的学习笔记
qq_33300585的博客
08-26 503
SystemVerilog中的Program的学习笔记
Systemverilog中static、automatic在常用块中作用详解
weixin_44029856的博客
09-11 760
static/automatic在systemverilog中的使用及区别
【system verilog】静态/动态变量/方法的理解
飓风_数字IC验证的博客
02-28 1633
system verilog 静态变量、静态方法、动态变量、动态方法概念区分。
【数字IC验证快速入门】13、SystemVerilog interface 和 program 学习
悟已往之不谏 知来者之可追
09-02 1818
本节主要介绍了SystemVerilog的interface和program知识点！
automatic和static在systemverilog中的定义
07-22
在SystemVerilog中，"automatic"和"static"是用来声明变量的关键字。 1. automatic: "automatic"关键字用于声明自动变量，也称为局部变量。这意味着变量的生命周期仅限于在声明它的作用域内。每当程序流进入该作用域时，变量就会被创建，并在离开作用域时被销毁。自动变量的初始值是未定义的，默认情况下不会被初始化。 2. static: "static"关键字用于声明静态变量，也称为全局变量。静态变量的生命周期与程序的执行时间相同，意味着它们在程序开始执行时被创建，并在程序结束时销毁。与自动变量不同，静态变量只被初始化一次，并且在整个程序执行期间保持其值。 需要注意的是，"automatic"和"static"关键字在SystemVerilog中还可以用于任务和函数的声明，以指定它们的作用域和生命周期。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

那么菜

你的鼓励和批评是我最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值