verilog中参数传递与参数定义

文章讲述了Verilog语言中parameter的使用,包括用parameter定义符号常量以增强代码可读性和可维护性,以及如何在模块内部和实例化过程中进行参数传递。参数可以在模块声明时定义,并在实例化时通过#()语法修改,或者使用defparam在多层次模块中重定义参数,影响所有相关实例。
摘要由CSDN通过智能技术生成

一、module内部有效的定义

用parameter来定义一个标志符代表一个常量,称作符号常量,他可以提高程序的可读性和可维护性。parameter是参数型数据的关键字,在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经定义的参数。
parameter     msb=7;                 //定义参数msb=7
parameter     r=5.7;                   //定义r为一个实型参数5.7
parameter     byte_size=8,byte_msb=byte_size-1;        //利用常数表达式赋值
参数型常量经常用于定义延迟时间和变量宽度。在模块和实例引用时,可以通过参数传递改变在被引用模块或实例中已经定义的参数。

1 module exam_prj
2     #(parameter WIDTH=8) 
3     //端口内的参数只能在这使用 
4     (
5         input [WIDTH-1:0] dataa,//[WIDTH-1:0]
6         input [WIDTH-1:0] datab,
7 
8         output reg [WIDTH:0] result
9     );
 parameter Conuter_Top = 4'd9;//用于代码部分的参数
//代码部分省略

这里出现的两个参数parameter,WIDTH只在设置端口宽度时使用,Conuter_Top在后续模块内部的使用,不能用于端口。

二、参数传递

     传递的方法:

1、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map);

//module exam_prj_tb;
 
    exam_prj//---------
            #(
                .WIDTH(8),
                .Conuter_Top(4'd5)
            )
            exam_prj_inst//------*注意例化时的名字在这个位置*
            (
                .dataa(dataa),
                .datab(datab),
 
                .result(sum)
            );

2、多层次中实例化时传递参数

module Sub_Sub_Modu #(parameter W1=4) (
    input [W1-1:0] in,
    output [W1-1:0] out
);
...
endmodule
 
module Sub_modu #(parameter W=8) (
    input [W-1:0] in,
    output [W-1:0] out
);
Sub_Sub_Modu #(W) sub_sub_inst (
    .in(in),
    .out(out)
);
...
endmodule
 
module Main_Modu;
...
Sub_modu #(W=16) sub_inst (
    .in(in),
    .out(out)
);
...
endmodule

3.在多层次的模块中,defparam 重定义参数。     

module Sub_modu #(parameter W=8) (
    input [W-1:0] in,
    output [W-1:0] out
);
    Sub_Sub_Modu #(W) sub_sub_modu_inst (
        .in(in),
        .out(out)
    );
endmodule
 
module Main_Modu;
    wire [15:0] in;
    wire [15:0] out;
 
    Sub_modu #(16) sub_modu_inst (
        .in(in),
        .out(out)
    );
    
    defparam sub_modu_inst.sub_sub_modu_inst.W1 = 16;//
    
endmodule
  • 实例化时传递参数:在实例化模块时通过显式指定参数值来修改参数,这个修改是在编译阶段完成的,因此实例化后的模块具有修改后的参数值。这种方式修改的参数值只对该实例有效,对其他实例没有影响。
  • defparam 重定义参数:defparam 只能用于实例化后的模块,而不能用于模块声明;只有声明为 parameter 的参数才能在 defparam 中修改;如果一个参数被重定义了,那么所有使用该参数的实例都将受到影响;
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