FPGA 时钟资源

一：时钟分类

A.外部时钟

外部时钟是指时钟信号的来源是在FPGA芯片的外部。通常来说，外部时钟源对FPGA设计来说是必需的，因为一般FPGA芯片内部没有能够产生供内部逻辑使用的时钟信号的选频和激励电路。所以，需要在FPGA芯片的外部使用晶振以及恰当的电阻、电容、电感、三极管等器件，来搭建用于产生时钟信号的电路，并将其通过FPGA芯片的恰当物理管脚引入到FPGA内部供时序逻辑使用。

B.内部时钟   

其中一种叫再生时钟生时钟指的是FPGA内部产生的新时钟：FPGA芯片内部能够产生再生时钟信号的模块有DCM、PLL、MMCM等

二：1.外部时钟输入都要通过差分时钟引脚对（clock-capable）进入FPGA，单端时钟可以用单端输入（P端），_______我们现有项目是有直接把AD的数据伴随时钟直接接到N端，目前还在调试不知是否有问题。-----奇哥说可以，对于fpga产生的spi_clk的时钟就可以任意接了（haung总说spi的时钟类似于信号其实并不是时钟所以要求没这么严格）

2.局部时钟靠BUFR驱动，只在一个bank内用（使用的第二全局时钟资源）。第二全局时钟总线是通过软件布线得出的，所以硬指标肯定比不过全局时钟总线的，特别是当你在已经有80%以上的布线率的情况下，可能会出现约束第二时钟资源失败的情况。

3.如果时钟信号是由FPGA芯片的外部产生，那么我们可以不通过编程就实现时钟树资源的分配。因为在FPGA芯片的外围管脚中，有一些专门为全局时钟设计的管脚(MRCC/SRCC，，这点我们可以通过相应FPGA芯片的数据手册来确认————直接将外部时钟信号通过这些管脚接入FPGA内部，那么它将自动占有全局时钟树资源。当然了，这些管脚也可以接入普通的数据信号，编译器会对该管脚引入的信号在FPGA设计内部扮演的角色进行分析，如果发现其并没有作为时钟信号来使用，那么将不会为其分配时钟树资源

三：FPGA的全局时钟资源：（与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等，）

三.1

 单端时钟上全局时钟树：IBUFG + BUFG(单端时钟)

差分时钟上全局时钟树：IBUFGDS + BUFG

BUFG 的输入可以是普通信号，当某个信号（时钟、使能、快速路径）的扇出非常大、要求抖动延迟最小时，可以使用 BUFG 来驱动这个信号，使这个信号利用全局时钟资源：Logic + BUFG

四：

MRCC、SRCC简介绍：SRCC可用于本时钟区域，MRCC用于本时钟区域和相邻时钟区域，SRCC和MRCC都是可以连接到全局时钟的)

如下图BANK1和BANK3可以使用BANK2的MRCC分上来的时钟，没必要先将BANK2的MRCC连接到全局时钟再连接到BANK1和BANK3，这样不但节省了全局时钟资源，而且路径更短。