7 系列 FPGA 时钟资源概述（1）

参考文档:UG472

Chapter 1, Clocking Overview:时钟概述

本章概述了7系列FPGA的时钟，比较了7系列FPGA的时钟和之前的FPGA代，并总结了7系列FPGA的时钟连接性。关于使用7系列fpga时钟资源的详细信息，见第2章时钟布线资源，第3章时钟管理单元（CMT）。

Clocking Architecture Overview 

7系列fpga时钟资源用专用的全局和区域I/O和时钟资源来管理复杂和简单的时钟需求。时钟管理(CMT)提供时钟频率合成，deskew，和抖动滤波功能。在设计时钟功能时，例如本地布线，不建议使用非时钟资源，

1. 全局时钟树允许同步模块的时钟跨过整个设备
2. I/O 和区域时钟树允许最多3个垂直的相邻的时钟
3. CMT，每个包含一个MMCM和一个PLL，CMT靠近I/O列

为了时钟的目的，每个7系列设备被划分为时钟区域。

1. 时钟区域的数量随设备大小而变化，从最小设备中的1个时钟区域到最大设备中的24个时钟区域。
2. 一个时钟区域包括所有的同步元素(例如:CLB, I/O，串行收发器，DSP，块RAM, CMT)在一个区域跨越50 CLB和一个I/O Bank(50 I/Os)，一个水平时钟行(HROW)在时钟中心。
3. 每个时钟区域从HROW向上跨越25 CLBs，向下跨越25 CLBs，并且水平地跨越设备的每一边。

Clock Routing Resources Overview 时钟布线资源概述

每个I/O Bank包含时钟能力的输入引脚把用户时钟引入到7系列FPGA时钟布线资源。与专用时钟缓冲器连接在一起，具有时钟功能的输入引脚将用户时钟带到:

1. 在同一顶部/底部的一半设备的全局时钟线上
2. 在同一I/O Bank和垂直邻近的I/OBank的I/O时钟线上
3. 同一时钟区域和垂直相邻时钟区域内的区域时钟线上
4. 在相同的时钟区域内的CMT上，部分可能到垂直相邻的时钟区域上

每个7系列单片器件都有32条全局时钟线，可以对整个器件中的所有sequential resources进行计时并提供控制信号。全局时钟缓冲区(BUFGCTRL，在本用户指南中简化为BUFG)驱动全局时钟线，并且必须用于连接全局时钟线。使用每个时钟区域中的12条水平时钟线，可以支持最多12条这种全局时钟线

全局时钟缓冲器:

1. 可以被用作一个时钟使能电路去使能或禁用跨多个时钟区域的时钟
2. 可作为无故障多路复用器使用去做一下的用处:

     3.被CMT驱动去做一下的用处:

 

 

水平时钟缓冲区(BUFH/BUFHCE)允许通过水平时钟行访问单个时钟区域的全球时钟线。它也可以作为一个时钟启用电路(BUFHCE)来独立启用或禁用跨单个时钟区域的时钟。每个时钟区域可以使用每个时钟区域的12条水平时钟线支持最多12个时钟

每个7系列FPGA都有区域和I/O时钟树，可以时钟在一个时钟区域的所有顺序资源。每个设备也有多时钟区域缓冲器(BUFMR)，允许区域和I/O时钟跨度到三个垂直相邻的时钟区域。

高性能时钟路由CMT的某些输出连接到I / O在一个非常低抖动、最小频宽比扭曲的直接路径

第2章，时钟布线资源，对全球，区域，和I/O时钟有进一步的细节。它还描述了为各种应用使用哪些时钟布线资源。

CMT Overview CMT 概述

每个7系列FPGA都有多达24个cmt，每个cmt由一个MMCM和一个PLL组成。MMCMs和PLLs作为广泛的频率范围的频率合成器，作为一个抖动滤波器为外部或内部时钟，和deskew时钟。

PLL包含MMCM函数的一个子集。7系列FPGA时钟输入连接性允许多个资源提供参考时钟到MMCM和PLL。

7系列FPGAs MMCMs具有任意方向的无限细移相能力，可用于动态移相模式。MMCMs在反馈路径或一个输出路径上也有一个分数计数器，使频率合成的能力具有更细的粒度。

LogiCORE IP时钟向导可用来帮助在7系列FPGA设计中，利用MMCMs和PLLs创建时钟网络。GUI接口用于收集时钟网络参数。时钟向导选择适当的CMT资源，并优化配置CMT资源和相关的时钟布线资源。

Clock Buffers, Management, and Routing 时钟缓冲，管理，布线

本节提供了一个可视化和层次化的图片解释7系列fpga时钟体系结构。（这个对FPGA时钟架构有一个整体的认识）

图1-1是7系列fpga时钟架构的高层视图。垂直时钟中心线(时钟中枢)将设备分成相邻的左右区域，而水平中心线将设备分成其顶部和底部。时钟主干线中的资源被镜像到水平相邻区域的两边，从而将某些时钟资源扩展到水平相邻区域。顶部和底部的划分分开了两组全局时钟缓冲区(BUFGs)，并对它们如何连接施加了一些限制。然而，BUFGs不属于一个时钟区域，并且可以到达设备上的任何时钟点。所有水平时钟资源包含在时钟区域的中心水平时钟行(HROW)中，而垂直的、非区域的时钟资源包含在时钟主干线或CMT主干线中

图1-2是时钟区域可用的时钟资源及其基本连通性的高级概述。全局时钟缓冲区可以通过HROW到达每个区域，即使不是物理上位于那里。水平时钟缓冲器(BUFH)通过HROW驱动到该区域的每个时钟点。BUFGs和BUFHs在HROW中共享路由轨道。I/O缓冲区(BUFIO)和区域时钟缓冲区(BUFR)位于I/O银行内部。BUFIO只驱动I/O时钟资源，而BUFR驱动I/O资源和逻辑资源。BUFMR支持BUFIOs和BUFRs的多区域链接。有时钟能力的输入连接外部时钟到设备上的时钟资源。某些资源可以通过CMT主干连接到上面和下面的区域

时钟区域基本视图

单个时钟区域视图

BUFG/BUFH/CMT 时钟的细节视图

BUFR/BUFMR/BUFIO 时钟的细节视图

 

从上面的几个图，我们可以得知FPGA有很多块的区域时钟，每个区域的时钟，都可以连接到全局时钟树（BUFG），BUFG可以到达器件的任意位置。其中对于单个的区域时钟，有包括很多的时钟资源，例如：CMT、BUFH、BUFIO、BUFR、BUFMR等。