VHDL设计四位二进制加法器和乘法器

本文所设计的加法器是简单四位二进制加法器。计算机中的减法、乘法和除法最终都要转换成加法来运算。本实验没有用VHDL语言中的加法运算符。而是用基本门电路来实现的。通过对VHDL中算术运算符的运用，设计四位二进制乘法器。掌握乘法和除法的运算规则。

包括任务书、课程设计报告和代码
下面分别截图：


1位全加器的VHDL程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity add1 is – 1位全加器
port( a,b:in std_logic;
cin:in std_logic;
cout:out std_logic;
s:out std_logic
);
end add1;
architecture rtl of add1 is
begin
process(a,b,