VHDL数字钟的设计与制作

设计主要内容：本课程设计主要是利用硬件描述语言VHDL的设计思想，采用自顶向下的方法、划分模块来设计数字钟的几个模块。通过课程设计深入理解计算机的基本原理和方法，加深对计算机组成的理解。

摘 要 系统使用EDA技术设计了数字钟，采用硬件描述语言VHDL按模块化方式进行设计，然后进行编程，时序仿真等。利用VHDL语言完成了数字钟的设计。该数字钟能实现时、分、秒计数的显示功能，且以24小时循环计时。整个系统结构简单，使用方便，功能齐全，精度高，具有一定的开发价值。

本设计课设报告及代码截图如下：

1.时基分频模块的源程序（CB10.VHD）
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CB10 IS
PORT( CLK: IN STD_LOGIC;
CO : OUT STD_LOGIC);
END CB10;
ARCHITECTURE ART OF CB10 IS
SIGNAL COUNT:STD_LOGIC_VECTOR (3 DOWNTO 0);
BEG