基于FPGA多通道数据采集系统verilog设计

本设计实现多通道数据采集系统，该系统包括多通道数据采集和数据传输，使用verilog语言设计。

本设计实现功能：采集8路16位的AD数据，并发送到串口助手。

该设计架构图如下：

顶层模块代码如下：

module AD_8C_16B //输入输出端口声明，和模块定义,只有下面这里是逗号
(
//输入端口
clk_50M,
rst_n,
AD_data, //AD转成的16位数据
AD_BUSY, //AD的BUSY线
AD_FRETDATA, //为1时表示第一个数据来了，不用他，直接在RD的上升沿读取

	//输出端口
	AD_CS,           //AD片选信号，此时用来读取数据
	AD_RD,          //此时通过变换的时钟读取数据，自己定义在上升沿读取吧
	AD_RESET,       //AD的复位信号，至少高电平50ns
	AD_OS,           //多重滤波操作，先不用
	AD_CONVERT,       //启动AD转化
	
	TXD
);




//定义输入端口
input									clk_50M;           //input output 默认类型都是wire型
input									rst_n; 
input				[15:0]			AD_data;    		 //AD输入的转成1