Vivado报错：Bus Interface property FREQ_HZ does not match between ＜＞ and ＜＞

简介

Vivado 搭建Block Design时，将自定义IP核挂载上去之后，Validate时报错Bus Interface property FREQ_HZ does not match…，网上关于这个报错的记录挺多的，但都不适用于我，
我自己折腾了一下解决了，现在把解决方法记录一下，供大家参考。

参考

https://support.xilinx.com/s/article/56610?language=en_US
https://blog.csdn.net/u014586651/article/details/124950707

系统环境

Windows
Vivado2021.2
开发板：Xilinx ZCU102（ZYNQ Ultrascale+ MPSoC）

报错内容

我自定义IP核里面有两种AXI接口，一种是Vivado IP Packager中创建AXI IP核时自动生成的AXI Lite，一种是自定义的AXI Stream接口，可以看到自定义的AXI-S接口全部报错：接口的FREQ_HZ（默认的100000000）和系统中的FREQ_HZ（99990005）不匹配。

这个链接的方法是手动修改接口的属性FREQ_HZ为99990005，网上有效的也基本都是这个但是我的FREQ_HZ这一项是锁定，不可修改的，原因不明。。。

按照这个链接中评论区的方法：

封装ip核以后，edit in ip packager 找到 ports and interfaces双击时钟信号在parameters 属性中找到FREQ_HZ添加到右边的编辑框中，在FREQ_HZ属性对应的value框中填写需要的数值，点击ok, re-package ip最后更新ip，实测稳妥有效，Best wishes！

可惜这个方法并没有解决我的报错。。

解决方法

在使用IP Packager打包IP时，在Ports and Interfaces这项，双击打开具体的接口

在Parameters页面，手动添加FREQ_HZ并设置想要的数值，如99990005

对所有报错的接口都依法炮制，最后Re-Package IP

在Vivado BlockDesign中更新IP，重新Validate，大功告成！所有关于FREQ_HZ的报错都消失了，可以愉快地Generate Output Products了！