【校招Verilog进阶挑战】 时序逻辑篇：VL17 任意小数分频

已于 2022-08-03 14:41:44 修改
阅读量341 收藏 1
点赞数 1
分类专栏： # 校招Verilog篇刷题（含面试手撕代码） 文章标签： fpga开发 数字IC Verilog
于 2022-05-16 01:37:22 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/ReCclay/article/details/124789949
版权
本文介绍了如何使用Verilog设计一个任意小数分频的时钟分频器，以8.7倍分频为例。强调在硬件中无法直接实现小数运算，所以采用53个clkout对应10个clkin的8.7倍关系。设计目标是创建一个非均匀占空比的时钟信号，并提供了输入输出信号的描述。
摘要由CSDN通过智能技术生成

文章目录

题目

描述

请设计一个可以实现任意小数分频的时钟分频器，比如说8.7分频的时钟信号

注意rst为低电平复位

提示：

其实本质上是一个简单的数学问题，即如何使用最小公倍数得到时钟周期的分别频比。

设小数为nn，此处以8.7倍分频的时钟周期为例。

首先，由于不能在硬件上进行小数的运算（比如2.1个时钟这种是不现实的，也不存在3.3个寄存器），小数分频不能做到分频后每个时钟周期都是源时钟的nn倍，也无法实现占空比为1/2，因此，考虑小数分频，其实现方式应当为53个clkout时钟周期是10个clkin时钟周期的8.7倍。

信号示意图：

在这里插入图片描述

波形示意图：

在这里插入图片描述

输入描述

了解本专栏 订阅专栏 解锁全文
ReCclay
关注
专栏目录
订阅专栏
FPGA实现任意小数分频-Verilog
04-26
分数分频实现基本上都是靠吞脉冲方法实现，如5/2分频，就可以分成一个2分频，一个3分频接替出现，这样（2+3）/2就是5/2分频。下面以68/9为例介绍下怎么计算。 68=9*7+5，即商为7，余数为5。可以推出68/9分频，可以...
任意小数分频（占空比50%）
08-10
下载前请看博客）地址：https://blog.csdn.net/qq_40483920/article/details/107899991 在双模前置法的基础上，采用自己花两天时间设计的波形拼接的方式，设计得到50%占空比的小数分频，可以实现任意小数分频...
xiaoshu.zip_modelsim_小数分频_小数分频verilog
09-22
为了深入了解这个项目，你需要打开`xiaoshu`文件，查看Verilog代码是如何实现小数分频逻辑的，同时运行`testbench`以验证其功能。这不仅可以帮助你学习小数分频器的设计原理，还能加深对Verilog和ModelSim的理解。在...
Verilog HDL基础教程之：时序逻辑电路
08-05
Verilog HDL基础教程之时序逻辑电路 时序逻辑电路是数字电路设计中的一种基本电路结构， Verilog HDL语言提供了强大的时序逻辑电路设计能力。本文将详细介绍Verilog HDL的时序逻辑电路设计方法和技术。 一、时序...
任意实现小数分频的verilog程序
09-01
下面我们将详细讨论如何用Verilog实现任意小数分频器的设计方法和步骤。 首先，理解小数分频的基本原理。小数分频可以分为两个部分：整数分频和乘法器。整数部分直接通过除法操作实现，而小数部分通常通过累加器和...
verilog实现FIR滤波系数生成（阶数，FIR滤波器类型及窗函数可调）
qq_43557686的博客
09-29 1190
verilog实现窗函数法 FIR 滤波器设计，支持低通、高通、带通、带阻，支持多种窗函数选择（矩形窗、Hann、Hamming、Blackman、Tukey等），滤波阶数可调。
时序逻辑-延一拍/打一拍？
qq_38471068的博客
09-30 767
如图 15‑5所示最右边的三根红色的竖线表达的就是这种效果，sys_rst_n被拉低后led_out没有立刻变为0，而是当syc_clk的上升沿到来的时候led_out才复位成功，在复位释放的时候也是相同原因。key_in在复位后的第一个时钟的上升沿来到时拉高，我们可以发现此时led_out并没有在同一时刻也跟着拉高，而在之前的组合逻辑中输出是在输入变化的同一时刻立刻变化的。我们这种分析最后的现象完全契合了延一拍的效果（直观上看到的波形是对齐的，其实我们要取的值是时钟上升沿前一时刻得值）
【Verilog学习日常】—牛客网刷题—Verilog企业真题—VL67
qq_44629558的博客
09-28 540
请用Verilog设计十六进制递增计数器电路，每个时钟周期递增1。电路的接口如下图所示。Q[3:0]中，Q[3]是高位。
阻塞赋值与非阻塞赋值
qq_38471068的博客
09-30 368
前言： 非阻塞赋值也会有延一拍的现象。 阻塞赋值 此时只有out 一个寄存器 仿真图：分析： 首先中间变量in_reg赋值为in前一时刻的值，所以会比输入信号in延迟一拍，而中间变量in_reg和输出信号out却没有延迟一拍的关系了，而是在同一时刻同时变化的，因为我们使用的是阻塞赋值，也就是说只要赋值号右边的表达式的值有变化， 赋值号左边的表达式的值也将立刻变化，所以我们最终看到的结果是中间变量in_reg和输出信号out是同时变化的。 根据上面RTL代码综合出的R
HDLBits中文版，标准参考答案 |3.1.1 Basic Gates | 基本门电路
望森FPGA的博客
10-01 1147
HDLBits中文版，标准参考答案 |3.1.1 Basic Gates | 基本门电路
【FPGA开发】Xilinx FPGA差分输入时钟的使用方法
句点的博客
10-02 1238
对于在Xilinx的FPGA上怎么使用差分输入时钟进行了介绍
FPGA IO延迟的约束与脚本
FPGA/数字IC/通信算法
09-29 1392
FPGA的时序分析，关键的部分有两点：1是对时钟的约束方法，时钟对数字电路设计很重要，约束情况多而复杂；2是 I/O约束，IO的约束相对简单，主要包括管脚电气约束与延迟约束。本文主要讲述的是IO约束相关的脚本与用法。IO延时约束用于定义输入信号和输出信号之间的时序关系。延时约束在高速数字电路设计自动化（EDA）中起着至关重要的作用，它可以确保设计满足时序要求，提高系统性能和可靠性。本文对IO延时约束的概念、类型、设置方法进行了深入探讨，以帮助读者更好地理解和应用IO延时约束，从而优化设计。
简易CPU设计入门：取指令（三），ip_buf与rd_en的非阻塞赋值
2401_82825368的博客
09-29 867
讲解简易CPU代码
SPI通信——FPGA学习笔记14
m0_69082048的博客
09-29 698
SPI(Serial Periphera Interface，串行外围设备接口)通讯协议，是 Motorola 公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于 EEPROM、FIash、RTC(实时时钟)、ADC(数模转换器)、DSP(数字信号处理器)以及数字信号解码器上，是常用的、重要的低速通讯协议之一。
【Verilog学习日常】—牛客网刷题—Verilog企业真题—VL74
qq_44629558的博客
10-02 1196
在上图中，假设rst_n撤除（即rst_n = 1’b1）时发生在clk上升沿，如果不加该电路（异步复位同步释放电路）可能会发生亚稳态事件（有的时候会打三拍）。，故第二级触发器输出保持复位（rst_2 = 1'b0）.直到下一个时钟有效沿到来之后，才随着变为高电平（rst_2 = 1'b1）。：复位信号可以直接不受时钟信号影响，在任意时刻只要是低电平就能复位，即复位信号不需要和时钟同步；此时，以rst_1作为复位信号的第三个D触发器的复位信号有效，其输出dout被复位，即。异步复位同步释放的优点。
【Verilog学习日常】—牛客网刷题—Verilog进阶挑战—VL25
qq_44629558的博客
10-06 520
若使用二进制数进行加1计数时，如果从13变成14，二进制码的最低两位都要改变，但实际上两位改变不可能完全同时发生，若先最低位置0，然后次低位再置1，则中间会出现1101-1100-1110，即。从上述表中可以看出，这种编码除了具有单位距离码的特点之外，还有一个特点就是具有。“当输入信号a满足目标序列时，match信号为1，”序列，当信号满足该序列，给出指示信号match。：初始状态，表示电路还没有收到任何一个有效数值；等，它也是数字系统中应用非常广泛的时序逻辑之一；其最基本的特性是任何相邻的两组代码中，
Countslow
最新发布
qq_38471068的博客
10-06 133
【代码】Countslow。
Exams/ece241 2014 q4
qq_38471068的博客
09-29 161
因为always 内语句是同时执行所以存在 z 输出不对的情况。
HDLBits中文版，标准参考答案 | 3.1.3 Arithmetic Circuits | 算术电路
望森FPGA的博客
10-03 941
HDLBits中文版，标准参考答案 | 3.1.3 Arithmetic Circuits | 算术电路
Verilog实现任意分频技巧：模数计数器与小数分频策略
在Verilog语言中实现任意分频是一种常见的数字信号处理技术，尤其在FPGA开发中，它涉及到对时钟频率的精确控制。本文将深入探讨三种主要的分频策略：偶数倍分频、奇数倍分频以及特殊形式的N-0.5倍分频。 1. 偶数倍...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

ReCclay

如果觉得不错，不妨请我喝杯咖啡

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值