谈谈Mux与门电路的相互替换（包含实例分析）

在秋招中，经常遇到的问题是用Mux替换门电路，例如与门，或门，非门，缓冲器，异或，甚至一位全加器，之前写过与此相关的博客如：

【Verilog HDL 训练】第 04 天（竞争、冒险、译码等）：

4. 如果一个标准单元库只有三个cell：2输入mux(o = s ？a ：b;)，TIEH(输出常数1)，TIEL(输出常数0)，如何实现以下功能？

4.1 反相器inv

4.2 缓冲器buffer

4.3 两输入与门and2

4.4 两输入或门or2

4.5 四输入的mux mux4

4.6 一位全加器 fa

IC/FPGA大疆笔试题分析(预分析)：

1 如果只使用2选1mux完成异或逻辑，至少需要几个mux？

这几个问题，都是让用Mux来替换门电路的问题。

但今天讨论的重点是如何用门电路来替换Mux，这个问题，在秋招提前批的时候也是遇到过的，也许并不是单独来考你，但是可以通过嵌入到某个专题里面来考察，例如可以用在跨时钟域的脉冲同步问题，从快时钟域到慢时钟域的脉冲同步问题，我们需要进行电平展宽，这里展宽的always块就会综合成Mux，但是如果人家指定要门电路实现，你就得懂得如何用门电路替换Mux。

单比特信号的跨时钟域处理

考题（某发科）重现：

有两个时钟域A和B，脉冲a在时钟域A中保持一个时钟周期，现要把脉冲A同步到时钟域B中，试用D触发器、与门、或门、非门以及异或门画出电路图实现这个功能。（某发科IC现场笔试题）

这里只提出这些问题，解决的话在各自具体的博文里面，这篇博文我边写边构思，大概率只出现mux与门电路的替换而已。

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Mux如下：