数字电路时钟问题——Jitter与Skew区别

最新推荐文章于 2024-06-25 13:56:35 发布
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分类专栏： Verilog/FPGA 实用总结区

在博文：时序分析之静态分析基础中提到了一次时钟偏斜问题，只是一笔带过而已，这里重新拿过来看看，并且添加时钟抖动（Jitter）相关知识点，这是学习FPGA经常遇到的名词。

先贴出来时钟偏斜的定义：

时钟抖动（jitter）定义：

简言之，skew通常是时钟相位上的不确定，而jitter是指时钟频率上的不确定。造成skew和jitter的原因很多。

由于时钟源到达不同寄存器所经历路径的驱动和负载的不同，时钟边沿的位置有所差异，因此就带来了skew。

而由于晶振本身稳定性，电源以及温度变化等原因造成了时钟频率的变化，就是jitter。

 

参考文章：数字电路时钟问题——Jitter与Skew区别

 

 

 

 

 

李锐博恩
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