FPGA中有限状态机的状态编码采用格雷码还是独热码？

今天看《从算法设计到硬件逻辑的实现》这本电子书时，遇到了一个问题，就是有限状态机的编写中，状态编码是采用格雷码还是独热码呢？究竟采用哪一种编码呢？

采用独热码为什么节省许多组合电路？

等等问题，就这些问题我收集了一些说法，觉得很有意思，在这里我们一起讨论下。

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还是先简介下有限状态机：

有限状态机是由寄存器组和组合逻辑构成的硬件时序电路，其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态，究竟转向哪一状态还是留在原状态不但取决于各个输入值，还取决于当前所在状态。这里是指Mealy型有限状态机。

Moore型有限状态机的状态转移只取决于当前状态，与输入值无关。

在Verilog HDL中可以用许多种方法来描述有限状态机，最常用的方法是用always语句和case语句。下面的状态转移图表示了一个有限状态机：

上面的状态转移图表示了一个四状态的有限状态机，它的同步时钟是Clock,输入信号是 A 和 rst_n ,输出信号是 F 和 G。状态的转移只能在同步时钟（Clock）的上升沿时发生，往哪个状态的转移则取决于目前所在的状态和输入的信号（Reset 和 A）。

我们采用两种状态编码方式来实现这个有限状态机：

1）采用格雷码：

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
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// Create Date:    21:27:04 09/02/2018 
// Design Name: 
// Module Name:    fsm 
// Project Name: 
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// Description: 
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// Dependencies: 
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// Revision 0.01 - File Created
// Additional Comments: 
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