【 FPGA 】时序分析中的基本概念和术语

这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。

其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析

目录

 

Launch vs Capture Edges

Timing Path

Timing Path Sections

Data Arrival Time

Clock Arrival Time

Data Required Time - Set up

Data Required Time - Hold

Setup Slack

Hold Slack

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Launch vs Capture Edges

有的书上也叫做 Launch and Latch Edges，Launch Edge是源端寄存器发送数据的边沿，通常为上升沿，Capture Edge为目的寄存器捕获数据的边沿，二者之间的距离为一个时钟周期，Capture Edge也称为下一个Launch Edge。

Timing Path

有四种类型的时序路径如下图所示，第一类路径为外部器件的时钟端到FPGA内部时序器件的路径，如下图红色箭头表示；

第二类路径为FPGA内部时序器件到时序器件的路径，具体就是时序器件的时钟输入端口到另一个时序器件的数据输入端口之间的路径，如下图蓝色箭头所示；

第三类路径为FPGA内部的时序器件到外部器件