FPGA时序分析中的基本概念和术语

目录

Launch vs Capture Edges

Timing Path 

Timing Path Sections

Timing Path Sections

Data Arrival Time

Clock Arrival Time

Data Required Time - Set up

Data Required Time - Hold 

Setup Slack 

Hold Slack 

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Launch vs Capture Edges

有的书上也叫做 Launch and Latch Edges，Launch Edge是源端寄存器发送数据的边沿，通常为上升沿，Capture Edge为目的寄存器捕获数据的边沿，二者之间的距离为一个时钟周期，Capture Edge也称为下一个Launch Edge。

Timing Path 

如图有三个device,分为四种类型的时序路径：

第一类路径为外部器件的时钟端到FPGA内部时序器件的路径，如下图红色箭头表示；

第二类路径为FPGA内部时序器件到时序器件的路径，具体就是时序器件的时钟输入端口到另一个时序器件的数据输入端口之间的路径，如下图蓝色箭头所示；

第三类路径为FPGA内部的时序器件到外部器件端口的路径，如下图黄色箭头所示；

第四类路径为输入端口到输出端口之间的路径，如下图绿色箭头所示；

前三类有共同的特点就是一个寄存器的时钟输入端到另一个寄存器的数据输入端，只不过寄存器可能在同一个芯片中，也可能不在同一个芯片中；最后一类是纯组合逻辑；

Timing Path Sections

源端时钟路径：起点为clk input port，终点为发射寄存器的clk pin；

数据路径：发射寄存器的clk pin到捕获寄存器的data input pin；

目的端时钟路径：clk input port到捕获寄存器的clk pin；

Data Arrival Time

Tclka为时钟到达寄存器的时钟输入端的延迟，Tco为数据从时钟有效沿开始到输出之间的延迟，Tdata为数据经过组合逻辑以及布线延迟到达目的寄存器输入输入端之间的延迟；

Clock Arrival Time 

时钟到达时间就是时钟到达捕获寄存器的时钟输入端之间的延迟；

 Data Required Time - Set up

Data Required Time - Hold 

数据在被捕获沿捕获后还需要保持一段时间稳定，这就是保持时间要求Th;

Setup Slack 

建立时间裕量=数据要求到达时间 - 数据实际达到时间；

Hold Slack 

保持时间裕量 = 下一个数据达到时间 - 数据要求的保持时间；

放在同一张图中分析建立时间和保持时间；

出现slack为负的情况

系统最高频率分析

 

关于第二个式子还是有点没弄明白，下去继续研究