【 FPGA 】设置输入延迟（input delay）

如下，经典的时序分析模型：

 

不同的路径使用不同的约束：

 

上游芯片到FPGA内部第一级触发器的路径使用set_input_delay来约束；

FGPA内部的触发器之间使用create_clock来约束；

FPGA末级触发器到下游芯片的时序元件之间用set_output_delay来约束；

最后一个路径是纯粹的组合逻辑用set_max_delay来设置约束。

Input Delay

由上图可以看出Input Delay是以上游芯片的时钟发送沿为参考，发送数据到达FPGA的外部端口之间的延迟。

输入延迟（input delay）包括Tco和Trace Delay（板间延迟），其中Trace delay又叫Board delay。