FPGA 04 线性序列机——LED实验

已于 2024-01-21 12:44:08 修改
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分类专栏： FPGA学习 文章标签： fpga开发
于 2024-01-20 23:56:09 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/SameenZhang/article/details/135660912
版权
文章详细描述了一系列关于LED灯的控制实验，包括单个灯的定时亮灭、用户自定义模式、多个灯的独立操作以及定时状态循环。涉及的代码设计、testbench和仿真波形展示了各种控制逻辑的实现过程。
摘要由CSDN通过智能技术生成

目录

1 实验1：单个灯，2条件亮灭

1.1设计代码

1.2 testbench

1.3 仿真波形

2 实验2：单个灯，4条件亮灭

2.1 设计代码

2.2 testbench

2.3 仿真波形

3 实验3：单个灯，用户指定

3.1 设计代码

3.2 testbench

3.3 仿真波形

4 实验4：单个灯，用户指定2

4.1 设计代码

4.2 testbench

4.3 仿真波形

5 实验5：多个灯，独立亮灭

5.1 设计代码

5.2 testbench

5.3 仿真波形

 6 实验6：每10ms，led状态循环一次

6.1 设计代码

6.2 testbench

6.3 仿真波形

 7 实验7：每隔10ms，led状态循环一次

7.1 设计代码

7.2 testbench

7.3 仿真波形

1 实验1：单个灯，2条件亮灭

        Q：亮0.25s，灭0.75s循环

1.1设计代码

dge clk or negedge reset_n)
    if(!reset_n)
        counter <= 0;
    else if(counter == MCNT-1)
        counter <= 0;
    else
        counter <= counter+1'b1;
    
    reg [2:0]cnt;
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        cnt <= 0;
    else if(counter == MCNT-1)
        cnt <= cnt+1'd1;
    else if(cnt == 4)
        cnt <= 0;
    
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        led <= 0;
    else case(cnt)
        0:led = 0;
        1:led = 1;
        2:led = 0;
        3:led = 0;
        4:led = 0;
        default:led = 0;
    endcase 
    
endmodule

1.2 testbench

        将MCNT设置为12500，为了将循环时间从1s缩短至1ms。

`timescale 1ns / 1ps

module LSM_LED_1_tb;
    reg clk;
    reg reset_n;
    wire led;
    
    LSM_LED_1 LSM_LED_1(
        .clk(clk),
        .reset_n(reset_n),
        .led(led)
        );
    defparam LSM_LED_1.MCNT = 12500;
    
    initial clk = 1;
    always #10 clk = ~clk;
    
    initial begin
        reset_n = 0;
        #201;
        reset_n = 1;
        #5000000;
        $stop;
    end
endmodule

1.3 仿真波形

        灯亮0.25ms，灭0.75ms，整个循环为1ms。

 

2 实验2：单个灯，4条件亮灭

        Q：亮0.25s，灭0.5s,亮0.75s，灭1s循环

2.1 设计代码

module LSM_LED_2(
    clk,
    reset_n,
    led
    );
    
    input clk;
    input reset_n;
    output reg led;
    
    reg [25:0]counter;
    parameter MCNT = 12500000;
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        counter <= 0;
    else if(counter == MCNT-1)
        counter <= 0;
    else
        counter <= counter+1'b1;
    
    reg [3:0]cnt;
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        cnt <= 0;
    else if(counter == MCNT-1)
        cnt <= cnt+1'd1;
    else if(cnt == 10)
        cnt <= 0;
        
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        led <= 0;
    else case(cnt)
        0:led = 0;
        1:led = 1;
        2:led = 0;
        3:led = 0;
        4:led = 1;
        5:led = 1;
        6:led = 1;
        7:led = 0;
        8:led = 0;
        9:led = 0;
        10:led = 0;
        default:led = 0;
    endcase
endmodule

2.2 testbench

        同1.2testbench。

2.3 仿真波形

3 实验3：单个灯，用户指定

        Q：用户指定亮暗模式,0.25s一个状态，8个状态1个循环

3.1 设计代码

`timescale 1ns / 1ps
//用户指定状态，0.25s一个状态，8个状态为1个循环
module LSM_LED_3(
    clk,
    reset_n,
    ctrl,
    led
    );
    
    input clk;
    input reset_n;
    input [7:0]ctrl;
    output reg led;
    
    reg [25:0]counter;
    parameter MCNT = 12500000;
    
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        counter <= 0;
    else if(counter == MCNT-1)
        counter <= 0;
    else
        counter <= counter + 1'b1;
        
    reg [2:0]cnt;
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        cnt <= 0;
    else if(counter == MCNT-1)
        cnt <= cnt+1'b1;
         
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        led <= 0;
    else begin
        case(cnt)
            0:led <= ctrl[0];
            1:led <= ctrl[1];
            2:led <= ctrl[2];
            3:led <= ctrl[3];
            4:led <= ctrl[4];
            5:led <= ctrl[5];
            6:led <= ctrl[6];
            7:led <= ctrl[7];
            default:led <= led;
        endcase
    end
endmodule

3.2 testbench

`timescale 1ns / 1ns

module LSM_LED_3_tb;
    reg clk;
    reg reset_n;
    reg [7:0]ctrl;
    wire led;
    
    LSM_LED_3 LSM_LED_3(
        .clk(clk),
        .reset_n(reset_n),
        .ctrl(ctrl),
        .led(led)
        );
    defparam LSM_LED_3.MCNT = 12500;
    
    initial clk = 1;
    always #10 clk = ~clk;
    
    initial begin
        reset_n = 0;
        ctrl = 0;
        #201;
        reset_n = 1;
        #2000;
        ctrl = 8'b10010110;
        #50000000;
        $stop;
    end
endmodule

3.3 仿真波形

4 实验4：单个灯，用户指定2

        Q：按用户指定模式亮灭，8个状态一个周期，每个状态时间不确定。

4.1 设计代码

module LSM_LED_4(
	clk,
	reset_n,
	CTRL,
	Time,
	led
);
	
	input clk;
	input reset_n;
	input [7:0]CTRL;
	input [31:0]Time;
	output reg led;

	reg [31:0]counter;
	always@(posedge clk or negedge reset_n)
	if(!reset_n)
		counter <= 0;
	else if(counter == Time)
		counter <= 0;
	else
		counter <= counter + 1'b1;

	reg [2:0]cnt;
	always@(posedge clk or negedge reset_n)
	if(!reset_n)
		cnt <= 0;
	else if(counter == Time)
		cnt <= cnt+1'b1;
	//else if(cnt == 7)
		//cnt <= 0;

	always@(posedge clk or negedge reset_n)
	if(!reset_n)
		led <= 0;
	else begin
		case(cnt)
			0:led <= CTRL[0];
			1:led <= CTRL[1];
			2:led <= CTRL[2];
			3:led <= CTRL[3];
			4:led <= CTRL[4];
			5:led <= CTRL[5];
			6:led <= CTRL[6];
			7:led <= CTRL[7];
			default: led <= led;
		endcase
	end
endmodule

4.2 testbench

`timescale 1ns/1ns

module LSM_LED_4_tb;
	reg clk;
	reg reset_n;
	reg [7:0]CTRL;
	reg [31:0]Time;
	wire led;

	LSM_LED_4 LSM_LED_4(
		.clk(clk),
		.reset_n(reset_n),
		.CTRL(CTRL),
		.Time(Time),
		.led(led)
	);
	
	initial clk = 1;
	always #10 clk = ~clk;

	initial begin
		reset_n = 0;
		CTRL = 0;
		Time = 0;
		#201;
		reset_n = 1;
		Time = 2499;
		CTRL = 8'b10001100;
		#5000000;
		$stop;
	end
endmodule

4.3 仿真波形

5 实验5：多个灯，独立亮灭

        Q：让多个LED 灯按照设置的模式各自在一个变化循环内独立亮灭变化

5.1 设计代码

module LSM_LED_5(
	clk,
	reset_n,
	CtrlA,
	CtrlB,
	CtrlC,
	Time,
	led);

	input clk;
	input reset_n;
	input [3:0] CtrlA,CtrlB,CtrlC;
	input [31:0]Time;
	output reg [2:0]led;

	reg [31:0] counter;
	always@(posedge clk or negedge reset_n)
	if(!reset_n)
		counter <= 0;
	else if(counter == Time-1)
		counter <= 0;
	else
		counter <= counter + 1'b1;

	reg [1:0]cnt;
	always@(posedge clk or negedge reset_n)
	if(!reset_n)
		cnt <= 0;
	else if(counter == 1)
		cnt <= cnt+1'b1;
	
	always@(posedge clk or negedge reset_n)
	if(!reset_n)
		led <= 0;
	else begin
		case(cnt)
			0:begin 
			    led[0] <= CtrlA[0];
			    led[1] <= CtrlB[0];
			    led[2] <= CtrlC[0];
			end
			1:begin 
			    led[0] <= CtrlA[1];
			    led[1] <= CtrlB[1];
			    led[2] <= CtrlC[1];
			end
			2:begin 
			    led[0] <= CtrlA[2];
			    led[1] <= CtrlB[2];
			    led[2] <= CtrlC[2];
			end
			3:begin 
			    led[0] <= CtrlA[3];
			    led[1] <= CtrlB[3];
			    led[2] <= CtrlC[3];
			end
			default:led<=led;
	   endcase
	end
endmodule

5.2 testbench

`timescale 1ns/1ns
module LSM_LED_5_tb;
    reg clk;
	reg reset_n;
	reg [3:0] CtrlA,CtrlB,CtrlC;
	reg [31:0]Time;
	wire [2:0]led;
    
    LSM_LED_5 LSM_LED_5(
       .clk(clk),
	   .reset_n(reset_n),
	   .CtrlA(CtrlA),
	   .CtrlB(CtrlB),
	   .CtrlC(CtrlC),
	   .Time(Time),
	   .led(led)
        );
        
        initial clk = 1;
        always #10 clk = ~clk;
        
        initial begin
            reset_n = 0;
            CtrlA = 0;
            CtrlB = 0;
            CtrlC = 0;
            Time = 0;
            #201;
            reset_n= 1;
            #200;
            CtrlA = 4'b1010;
            CtrlB = 4'b0110;
            CtrlC = 4'b0101;
            Time = 2499;
            #200000000;
            $stop;
        end
endmodule

5.3 仿真波形

 6 实验6：每10ms，led状态循环一次

        Q：每隔10ms，8个led灯状态循环一次（总周期10ms）

6.1 设计代码

//每隔10ms，8个led灯状态循环一次

module LSM_LED_6(
    clk,
    reset_n,
    Time,
    Ctrl,
    led
    );
    
    input clk;
    input reset_n;
    input [31:0]Time;
    input [7:0]Ctrl;
    output reg led;
    
    reg [18:0]counter1;//10ms计数器
    reg [31:0]counter2;//每个led状态计数器
    reg [2:0]counter3;//8个状态计数器
    reg EN;//是否传输led信号
     
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        counter1 <= 0;
    else if(counter1 == 499999)
        counter1 <= 0;
    else
        counter1 <= counter1 + 1'b1;       
    
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        counter2 <= 0;
    else if(EN)begin
        if(counter2 == Time)
            counter2 <= 0;
        else 
            counter2 <= counter2 + 1'b1;
    end
    else
        counter2 <= 0;    

    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        counter3 <= 0;
    else if(EN)begin
        if(counter2 == Time)
            counter3 <= counter3 + 1'b1;
    end
    else
        counter3 <= 0;    
            
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        EN <= 0;
    else if((counter3 == 7)&&(counter2 == Time))
        EN <= 0; 
    else if(counter1 == 1)
        EN <= 1;
        
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        led <= 0;
    else begin
        case(counter3)
            0:led <= Ctrl[0];
			1:led <= Ctrl[1];
			2:led <= Ctrl[2];
			3:led <= Ctrl[3];
			4:led <= Ctrl[4];
			5:led <= Ctrl[5];
			6:led <= Ctrl[6];
			7:led <= Ctrl[7];
			default: led <= led;
        endcase
    end   
endmodule

6.2 testbench

`timescale 1ns / 1ns
module LSM_LED_6_tb;
    reg clk;
    reg reset_n;
    reg [31:0]Time;
    reg [7:0]Ctrl;
    wire led;
    
    LSM_LED_6 LSM_LED_6(
        .clk(clk),
        .reset_n(reset_n),
        .Time(Time),
        .Ctrl(Ctrl),
        .led(led)
        );
        
    initial clk =1;
    always #10 clk = ~clk;
    
    initial begin
        reset_n = 0;
        Time = 0;
        Ctrl = 0; 
        #201;
        reset_n = 1;
        Time = 24999;
        Ctrl = 8'b10011010;
        $stop;
    end
endmodule

6.3 仿真波形

 7 实验7：每隔10ms，led状态循环一次

        Q：每隔10ms，8个led灯状态循环一次（总周期=10ms+8个状态时间）

7.1 设计代码

        代码存在问题：一开始不能实现led状态传输，必须等10ms后开始

//每隔10ms，8个led灯状态循环一次

module LSM_LED_7(
    clk,
    reset_n,
    Time,
    Ctrl,
    led
    );
    
    input clk;
    input reset_n;
    input [31:0]Time;
    input [7:0]Ctrl;
    output reg led;
    
    reg [18:0]counter1;//10ms计数器
    reg [31:0]counter2;//每个led状态计数器
    reg [2:0]counter3;//8个状态计数器
    reg EN;//是否传输led信号
     
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        counter1 <= 0;
    else if(counter1 == 499999)
        counter1 <= 0;
    else
        counter1 <= counter1 + 1'b1;       
    
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        counter2 <= 0;   
    else if(EN)begin
        if(counter2 == Time)
            counter2 <= 0;
        else 
            counter2 <= counter2 + 1'b1;
    end
    else
        counter2 <= 0;    

    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        counter3 <= 0;       
    else if(EN)begin
        if(counter2 == Time)
            counter3 <= counter3 + 1'b1;
    end
    else
        counter3 <= 0;    
            
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        EN <= 0;
    else if((counter3 == 7)&&(counter2 == Time))
        EN <= 0; 
    else if(counter1 == 499999)
        EN <= 1;
        
    always@(posedge clk or negedge reset_n)
    if(!reset_n)
        led <= 0;
    else begin
        case(counter3)
            0:led <= Ctrl[0];
			1:led <= Ctrl[1];
			2:led <= Ctrl[2];
			3:led <= Ctrl[3];
			4:led <= Ctrl[4];
			5:led <= Ctrl[5];
			6:led <= Ctrl[6];
			7:led <= Ctrl[7];
			default: led <= led;
        endcase
    end   
endmodule

7.2 testbench

        同6.2

7.3 仿真波形

       

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02-27 1414
不同型号的DAC,输出电压相差很大，对于电压输出型，最大输出电压一般为5~10V，也有高压输出型的，为24~30V。对于电流输出型DAC，输出电流一般为20ma左右，高者有的能达到3A，这类DAC由于本身输出电流，最终需要外部电阻和运放电路,才能实现电压输出。从输入由全0突变为全1时开始,到输出电压稳定FSR±1/2LSB范围(或以FSR±x%FSR指明范围)内为止,这段时间称为建立时间,它是DAC的最大响应时间,所以该值用来衡量转换速度的快慢。对比芯片手册提供的时序图，可以看到与芯片手册的时序图一致。
FPGA设计-线性序列机
qq_37405067的博客
12-28 5175
一.简介 ：线性序列机是用来产生无周期的信号的一种方法，与有限状态机产生这种信号相比更简单。 二.设计 目的：产生一路无周期信号。 输入输出接口： 信号名 I/O 位宽 功能 clk I 1 50MHz时钟 rst_n I 1 复位 out O 1 无周期序列信号 ...
FPGA学习笔记（二）——从计数器到可控线性序列机、阻塞赋值与非阻塞赋值
weixin_45719141的博客
05-06 874
本学习笔记主要参考小梅哥B站教学视频，网址如下: https://www.bilibili.com/video/BV1va411c7Dz?p=1 使用的编译器为Vivado，HDL语言为verilog
小梅哥Xilinx FPGA学习笔记15——基于SPI接口的ADC芯片驱动
m0_51430584的博客
12-12 4095
ADC（Analog to Digital Conver），通常是指一个将转变为数字信号（二进制表示的离散信号）的转换器。先将输入模拟电压转换成时间或频率，再把中间量转换成数字量双积分型 ADC，先对输入采样电压和基准电压进行两次积分，获得与采样电压平均值成正比的时间间隔，同时用计数器对标准时钟脉冲计数。抗干扰能力强，稳定性好，但转换速度低。①并联比较型 ADC，采用各量级同时并行比较，各位输出码也是同时并行产生，转换速度快。缺点是成本高、功耗大。
小梅哥FPGA设计思想与验证方法视频教程 网盘地址.txt
05-25
30【连载视频教程(十八)】基于线性序列机设计思想的串行DAC（TLC5620）驱动: http://bbs.elecfans.com/jishu_533944_1_1.html 31【连载视频教程(十九)】基于线性序列机设计思想的串行ADC驱动: ...
FPGA- 序列检测器
qq_16606747的博客
11-15 6541
FPGA- 序列检测器序列检测器是时序数字电路设计中经典的教学范例。下面我将用Verilog HDL语言来描述、仿真并实现它。 本次设计实现：设计一个“10010”序列的检测器。设x为数字码流输入，z为检测标记输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。本次设计的码流设置为data=20'b1100_1001_0000_1001_0100.其状态转换图如下面的图片。 状态转移图
FPGA之序列检测的状态机实现
weixin_42736555的博客
09-29 1166
一、序列检测的原理 比如在FPGA和外设进行通讯时，一般会在发送数据之前，提前发送一段序列如1010110，当检测到发送的数据和正确序列一致时，我们就通过FPGA给外部设备发送一个flag标志信号。 二、实现方式-三段式状态机 首先要绘制状态转移图，确定状态个数及状态之间的跳转。状态转移图如下 序列检测状态转移图 三、 ...
fpga设计思想（二）：有限状态机
zsh1422728529的专栏
09-25 3676
今天聊一聊有限状态机的知识，也许你会觉得这个很枯燥，直接拿来用就好了，但是我要说的是：只有有了扎实的理论基础才会有fpga设计思想，想想自己能够编写一个大型的代码吗？如果不能，那就是我们还没有学会fpga真正的设计思想。fpga编程确实很难，只有扎实的基础，再加多的训练才会拥有fpga设计思想这个技能。好了，废话不多说了，现在开始： 1、有限状态机FSM:简单的说，就是通过不同的状态迁移
【FPGA开发】AXI-Stream总线协议解读
最新发布
FG的博客
11-16 859
AXI-Stream是两个连接在一起的器件进行数据交换的标准协议，他是点对点协议，连接一个发送端和一个接收端。1、数据字节：包含有效信息的数据字节，数据字节在源端和目的端之间传输2、位置字节：指示数据流中数据字节的相对位置，一个占位符，它不包含在源端和目的端之间传输的任何相关数据值。3、空字节：不包含上述两种字节意义的第三种字节。1、Transfer：AXI-Stream协议中的一次数据传输。一次TVALID和TREADY的握手，就是一次transfer。
fpga开发-存储器及其应用
weixin_43802726的博客
11-14 653
以结构化方式存储大量二值信息的半导体器件。存储器单元数×每个单元的存储位数掩膜ROM PROM EPROM *E2PROM *快闪存储器 *静态RAM(SRAM) *动态RAM(DRAM)，存储器分为ROM和RAM两种基本类型。ROM分为单口ROM和双口ROM两种类型。RAM分为单口RAM、双口RAM和伪双端口RAM三种类型。除ROM和RAM之外，在数字系统设计中还经常应用一类特殊的存储器，称为FIFO，具有先进先出的特性，用于串行数据的缓存和跨时钟域数据的传输。
I.MX6U 裸机开发12.主频修改和PLL配置
编程圈子-谢厂节的博客
11-16 641
AHB_CLK_ROOT是AHB总线的主时钟源。AHB总线用于连接处理器、内存和外设等模块，提供高性能的总线通信。AHB_CLK_ROOT的频率直接影响系统的性能和功耗。通过《IMX6ULL参考手册》P643的表格：可以看到AHB_CLK_ROOT的默认频率是6MHz，最大132MHz。
Xilinx Aurora 8B/10B IP介绍以及下板验证
主要分享学习中的知识和遇到的问题
11-13 907
Aurora协议是一种用于FPGA和其他硬件设备之间高速串行数据传输的协议，为物理层提供透明接口；用于在点对点串行链路间移动数据的可扩展轻量级链路层协议，由Xilinx公司开发。它主要用于在FPGA之间、FPGA与处理器之间、或FPGA与其他外部设备之间进行高效的数据通信。
FPGA，使用场景，相比于单片机的优势
jjjxxxhhh123的博客
11-13 876
在图像处理、视频处理、网络通信等应用中，FPGA 能够在并行架构上进行高效处理，而单片机处理这些任务的速度和效率远远低于 FPGA。FPGA 的开发需要掌握硬件描述语言（如 VHDL 或 Verilog），而单片机的开发可以使用高级语言（如 C、C++），对于大部分开发者来说，单片机的开发难度要低得多。例如，广播电视中的视频编解码、医疗影像处理、音频滤波等。FPGA 是硬件级的处理平台，在执行特定任务时，可以达到 更低的延迟，而 MCU 通常基于软件和处理器时钟，因此延迟较高，尤其在多任务并发时表现不佳。
FPGA入门课程系列教程——全面实验指南V1.0
5. 实验项目实践：通过一系列的实验项目，如基本的门电路设计、计数器设计、状态机设计等，引导学习者逐步掌握FPGA的设计流程和调试技巧。 6. 时序分析与优化：介绍时序约束的概念和重要性，讲解如何进行时序分析并...
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