IC验证面试-如何发送错误异常激励?

前言

本文均以产生异常的CRC校验位为例。

首先错误的激励是异常情况，而大多数的情况都是发送正常的激励。如果直接在transaction中添加一个错误激励的标致位，如下：

class my_transaction extends uvm_sequence_item;
	rand  bit[7:0] addr
	rand  bit[31:0] data;
	rand  bit[31:0] crc;
	
	rand  bit  crc_error;//错误激励标志位
	...
endclass

那大多数正常的情况下，你在随机这个transaction 时，都需要加上对错误校验位的约束。如下：

class my_sequence extends uvm_sequence;
  virtual task body();
    my_transaction tr;
    `uvm_do_with(tr,{tr.crc_error == 0}) //发送正常激励
    ...
  endtask
endclass

可以采取的方式有三种，分别使用到了SV中的约束控制、约束的重载和UVM的覆盖机制。

方法1 - 关闭约束

利用SV中对约束的控制，通过约束块调用constraint_mode(0)的方式可以选择性的打开和关闭指定的约束块。

策略：

• 在transaction中直接添加对错误校验位的约束，给它约束成0
• 在需要错误激励激励时，先提前把这个约束给关闭，这样，就可以产生错误的激励

下面是对transaction中错误标致的约束限定，如下：

class my_transaction extends uvm_sequence_item;
	rand  bit[7:0] addr
	rand  bit[31:0] data;
	rand  bit[31:0] crc;
	
	rand  bit  crc_error;//错误激励标志位
	
  constraint crc_error_cons{
    crc_error == 1'b0;
  }
endclass

发送正确的激励时，采用下面的方式：

class my_sequence0 extends uvm_sequence#(my_transaction);
  virtual task body();
    my_transaction tr;
    `uvm_do(tr) //发送正常激励
    ...
  endtask
endclass

发送错误的激励时，采取的方式：

class my_sequence1 extends uvm_sequence#(my_transaction);
  my_transaction tr;
  virtual task body();
    tr = new();//要先例化
    tr.crc_error_cons.constraint_mode(0);//关闭约束
    `uvm_do_with(tr,{tr.crc_error == 1}) //发送错误激励
    ...
  endtask
endclass

注意：在关闭约束之前，要提前例化transaction，否则会报空指针异常。

方法2 - SV中约束重载

SV有一个重要的特性，就是支持约束的重载。利用这一个特性，可以在原有transaction的基础上，派生一个子类transaction。

策略：

• 先从transaction类基础上派生一个子类 err_transaction；
• 子类err_transaction中重载对 crc_error的约束；
• 需要发送错误激励的时候，就对这个err_transaction随机，产生错误激励item。

首先，transaction的定义如下：

//正常激励的transaction
class my_transaction extends uvm_sequence_item;
	rand  bit[7:0] addr
	rand  bit[31:0] data;
	rand  bit[31:0] crc;
	
	rand  bit  crc_error;//错误激励标志位
	
  constraint crc_error_cons{
    crc_error == 1'b0;
  }
endclass

//错误激励的transaction
class error_transaction extends my_transaction;
  `uvm_object_utils(error_transaction)
  function new(string name = "error_transaction");
    super.new(name);  
  endfunction
	//重载约束
  constraint crc_error_cons{
    crc_error dist {0 := 2, 1 := 1};
  }
endclass

注意，上面的代码中：

• “：= ”符号表示，值范围内的每一个值的权重都是相同的；
• {0 := 2, 1 := 1}表示， 2/3的概率取值会是0，1/3的概率取值会是1；

需要发送异常激励时，就可以采取如下的方式：

class my_sequence2 extends uvm_sequence#(my_transaction);
  error_transaction error_tr;
  virtual task body();
    repeat(10) begin
    	`uvm_do(error_tr) //发送错误激励
    end
  endtask
endclass

方法3 - UVM工厂覆盖

UVM factory机制提供了强大的重载功能。上面两种方法，只用到了SV的特性，一个是约束中提供的关闭约束的方式，一个是约束的重载，下面采用UVM工厂提供的override机制来产生错误激励。

策略：

• 还是采用从my_transaction类中派生一个生成错误激励的子类error_transaction（同方法二中的error_transaction）；
• 在需要产生错误激励时，在顶层test中调用覆盖方法，将my_transaction类替换为子类error_transaction；

my_transaction类和error_transaction类同方法二中的定义，在此不赘述。

sequence的定义中，正常时候都是发送正确的激励，如下：

class defualt_sequence extends uvm_sequence#(my_transaction);
  my_transaction tr;
  virtual task body();
    repeat(10) begin
      `uvm_do(tr) //发送正确激励
    end
  endtask
endclass

在test中挂载sequence前，如下：

class error_test extends uvm_test;
  ...
  function void build_phase(uvm_phase phase);
    super.build_phase(phase);
    //覆盖原有transaction类型
    set_type_override_by_type(my_transaction::get_type(),error_transaction::get_type());
  endfunction
  
  task run_phase(uvm_phase phase);
    defualt_sequence seq = defualt_sequence::type_id::create("seq");
    phase.raise_objection(this);
    `uvm_info("SEQ", "sequence starting", UVM_LOW)
    seq.start(env.sqr);
    `uvm_info("SEQ", "sequence finished", UVM_LOW)
    phase.drop_objection(this);
  endtask
endclass

这样就不需要再重写一个sequence了，但是需要重写一个test来产生错误激励。

方法4 - callback机制

callback机制除了可以提高代码的可重用性外，还可以用来构建异常激励的测试。
uvm_callback的步骤：

• 定义回调类，继承于uvm_callback
• 绑定回调类和组件，并在组件中插入回调函数
• 例化callback对象（cb1和cb2）通过uvm_callbacks #(T,CB)类的静态方法 add( ) 来添加成对的uvm_object对象和callback对象

但我个人觉得使用callback机制还不如去使用override机制，顶多我是多写了一个test，但是实际场景中，本来我们就是通过创建不同的test，挂载不同的virtual sequence，然后进行不同的测试，不同的test对应这不同的功能测试点。
如果想更多了解callback机制，可以看uvm通信同步
至少目前以我有限的水平是这样理解的，日后如果我有新的理解和感悟，再回来完善。