【System Verilog and UVM基础入门10】线程的用法

做一个优雅的美男子

已于 2024-05-31 17:14:11 修改

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分类专栏：汽车芯片IC验证 SystemVerilog and UVM基础入门文章标签：硬件架构 arm开发硬件工程

于 2022-03-10 15:03:14 首次发布

本文链接：https://blog.csdn.net/TommiWei/article/details/123400137

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SystemVerilog and UVM基础入门

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本文详细介绍了System Verilog和UVM中线程的三种用法：fork...join、fork...join_any和fork...join_none。通过实例解析了各线程结构的执行顺序和特点，帮助理解其在硬件验证中的应用。

摘要由CSDN通过智能技术生成

学到的，要分享；赚到的，要回馈

关于fork ...join的用法理解：

关于fork...join_any的用法说明

关于fork…join_none的使用

关于fork ...join的用法理解：

需要等待线程全部结束，才能退出！

initial begin 
  $display("@%0t:start fork... join example", $time);
  #10 $display("@%0t: sequential after #10", $time);
  fork
    $display("@%0t:parallel start", $time);
    #50 $display("@%0t: parallel after #50"， $time);
    #10 $display("@%0t: parallel after #10"， $time);
    begin
      #30 $display("@%0t: sequential after #30"， $time);
      #10 $display("@%0t: sequential after #10"， $time);
    end
  join
  $display("@%0t:  after  join"， $time);
  #80 $display("@%0t: finish after #80",$time);
end

仿真开始，首先是执行第一行代码，不消耗时间！

0ns时刻，执行 $display("@%0