【System Verilog and UVM基础入门4】程序和接口

已于 2024-05-31 16:41:30 修改
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分类专栏： 汽车芯片IC验证 SystemVerilog and UVM基础入门 文章标签： fpga开发
于 2024-05-31 16:41:06 首次发布
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本文链接：https://blog.csdn.net/TommiWei/article/details/139355801
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本文介绍了System Verilog中的任务task和函数function的区别，task会消耗时间，而function则不会。同时讲解了如何在task中调整时钟周期。此外，还阐述了接口在连接DUT与VIP中的作用，以及System Verilog中return语句在控制流程中的重要性。
摘要由CSDN通过智能技术生成

目录

方法task和函数function

接口

[System Verilog特性]

方法task和函数function

首先要明白一个事情！Task任务，是消耗时间的，函数function是不消耗时间的！

这样写看着是不是很高大上呢？此外，如果我们想修改时钟周期怎么办呢？这时我们可以在task clk_gen(int period)，然后再initial的clk_gen()中我们可以传入参数clk_gen(10)。这时就不能在继续延迟#5ns了！要替换成#period

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