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SystemVerilog and UVM基础入门
文章平均质量分 79
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【System Verilog and UVM基础入门29】refm之二分法
算法,如此简单。原创 2024-04-19 09:37:14 · 66 阅读 · 0 评论 -
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【System Verilog and UVM基础入门28】uvm sequence实战
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【System Verilog and UVM基础入门27】UVM Virtual Sequence
面向多个sequence如果需要同时挂载到sequencer时,那就面临着仲裁的需要,uvm_sequencer自带有仲裁特性。//sequence_and_sequencerclass bus_trans extends uvm_sequence_item; rand int_data; `uvm_objects_utils_begin(bus_trans) `uvm_field_int(data,UVM_ALL_ON) `uvm_object_utils_endendc..原创 2022-03-14 14:27:18 · 226 阅读 · 0 评论 -
【System Verilog and UVM基础入门26】Cadence工具的使用
Cadence的工具使用,如何收集代码覆盖率原创 2024-01-08 17:01:33 · 605 阅读 · 0 评论 -
【System Verilog and UVM基础入门25】Cadence工具的使用
Vmanager使用第一讲原创 2024-01-05 17:19:45 · 579 阅读 · 0 评论 -
【System Verilog and UVM基础入门24】功能覆盖率
UVM验证中功能覆盖率原创 2024-01-08 11:23:45 · 1414 阅读 · 2 评论 -
【System Verilog and UVM基础入门23】SVA语法
System verilog断言原创 2024-01-11 11:30:11 · 510 阅读 · 0 评论 -
【System Verilog and UVM基础入门22】SVA语法
父亲经常告诉我要夹着尾巴做人。原创 2024-01-09 16:43:43 · 765 阅读 · 0 评论 -
【System Verilog and UVM基础入门21】get_type_name和get_full_name学习
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【System Verilog and UVM基础入门20】`uvm_register_cb(T,CB)
UVM callback使用原创 2021-10-14 15:16:40 · 822 阅读 · 0 评论 -
【System Verilog and UVM基础入门19】UVM_DISABLE_AUTO_ITEM_RECORDING用法说明
寄存器访问时首先会将uvm_reg_bus_op转换为自定义的xaction形式,之后通过调用start_item和finish_item完成xaction的发送.发送完成之后,通过bus_req.end_event.wait_on()等待交互结束.调试ral模型时,调用write函数对寄存器进行写操作,发现操作没有完成.driver中在get_next_item之后也调用了item_done.开始以为是ral模型中参数配置错误导致的,分析完代码之后没有发现问题.转载 2023-07-18 14:46:24 · 399 阅读 · 0 评论 -
【System Verilog and UVM基础入门18】driver and sequencer handshake
uvm语法,sequencer和driver原创 2022-03-14 11:50:01 · 177 阅读 · 0 评论 -
【System Verilog and UVM基础入门17】TLM通信
tlm基础整理原创 2022-03-17 14:21:28 · 224 阅读 · 0 评论 -
【System Verilog and UVM基础入门14】uvm_config_db()
All of the functions in uvm_config_db#(T) are static, so they must be called using the :: operator. For example:uvm_config_db#(int)::set(this, "*", "A");The parameter value “int” identifies the configuration type as an int property.The set andget..原创 2021-10-13 15:06:44 · 322 阅读 · 0 评论 -
【System Verilog and UVM基础入门16】squence的层次化
揭开virtual sequence的神秘面纱原创 2022-03-14 16:49:11 · 325 阅读 · 1 评论 -
【System Verilog and UVM基础入门15】sequence
layering sequence原创 2022-03-14 19:32:48 · 172 阅读 · 0 评论 -
【System Verilog and UVM基础入门13】消息的打印及过滤
学到的,就要教人,赚到的,就要给人!原创 2021-10-12 10:48:53 · 783 阅读 · 0 评论 -
【System Verilog and UVM基础入门12】包的使用
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【System Verilog and UVM基础入门11】事件,旗语,邮箱
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【System Verilog and UVM基础入门10】线程的用法
线程的一些基本概念理解,欢迎大家交流学习~原创 2022-03-10 15:03:14 · 166 阅读 · 0 评论 -
【System Verilog and UVM基础入门9】随机化
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【System Verilog and UVM基础入门6】类的封装
老婆说:老实不是褒义词。原创 2022-03-09 22:26:14 · 94 阅读 · 0 评论 -
【System Verilog and UVM基础入门8】约束
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【System Verilog and UVM基础入门7】类的继承
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【System Verilog and UVM基础入门2】知识菁华
书山有路勤为径,苦海无涯苦作舟原创 2022-03-10 11:42:13 · 395 阅读 · 0 评论 -
【System Verilog and UVM基础入门1】验证World
父亲告诉过我们,知识要用来分享,用来传播。只有大家都进步了,才能推动整个行业的发展!原创 2022-03-12 11:27:11 · 190 阅读 · 2 评论 -
【System Verilog and UVM基础入门3】数组的理解
写这篇文章的主要原因和动机是,告诉自己曾经也写过代码~原创 2021-10-15 16:29:08 · 461 阅读 · 0 评论