HDL输入设计详解攻略

最新推荐文章于 2023-11-13 19:04:22 发布
最新推荐文章于 2023-11-13 19:04:22 发布
阅读量1.3k 收藏
点赞数
分类专栏： # 嵌入式FPGA相关知识汇总

Altera公司的Quartus为设计者提供了多种设计输入方法，包括原理图输入、状态图输入、HDL语言描述、网络表文件等，所不同的是，Quartus可以在一个工程中同时使用VHDL、Verilog语言输入。这里详细介绍HDL输入设计方法。

【quartus】HDL输入设计详解攻略

工具/原料

  • Quartus II 9.0

步骤/方法

  1. 1

    这里我们默认您已经新建好了工程，选择【File】-【New】命令，出现以下对话框

    【quartus】HDL输入设计详解攻略
  2. 2

    选择Verilog HDL File项，单击【OK】，出现以下对话框，默认文件名为Verilog1.v

    【quartus】HDL输入设计详解攻略
  3. 3

    选择【File】-【Save As】命令，改变文件名，本实例改为exercise290与工程名一致

    【quartus】HDL输入设计详解攻略
  4. 4

    在工作区输入以下程序：

    module exercise2(a,b,cin,sum1,sum2,cout1,sum2,cout2);
    input a,b,cin;
    output sum1,cout1,sum2,cout2;
    assign sum1=a^b^cin;
    assign cout1=(a&&b)||(a&&cin)||(b&&cin);
    assign {cout2,sum2}=a+b+cin;
    endmodule

  5. 5

    选择【Processing】-【Compiler Toor】命令，出现Compiler Toor对话框，单击Start按钮后，开始编译。编译完成后，单击Report按钮，查看编译报告如下

    【quartus】HDL输入设计详解攻略
  6. 6

    新建波形文件.vwf。

  7. 7

    选择【File】-【New】命令，出现New对话框，选择Other Files选项卡上的Vector Waveform File项。单击【OK】按钮，出现波形窗口，改名为exercise2.vwf；

  8. 8

    将所列出的端口拖放到波形文件的引脚编辑区

    【quartus】HDL输入设计详解攻略
  9. 9

    功能仿真

  10. 10

    在文件中设置各输入的值

  11. 11

    选择【Processing】-【Simulator Tool】命令，出现Simulator Tool对话框，在Simulator mode栏中选项功能仿真模式Function。单击Generate Functional Simulation Netlist按钮，生成功能仿真网表

  12. 12

    在Simulation input栏中指定.vwf输入文件的路径和文件名。然后单击【start】按钮，仿真成功后，单击OK按钮关闭信息窗口。单击【report】按钮观察功能仿真结果

    【quartus】HDL输入设计详解攻略
    【quartus】HDL输入设计详解攻略
    【quartus】HDL输入设计详解攻略
  13. 13

    时序仿真

  14. 选择【Processing】-【Simulator Tool】命令，出现Simulator Tool对话框，在Simulator mode栏中选项功能仿真模式Timing，然后单击【start】按钮，仿真成功后，单击OK按钮关闭信息窗口。单击【report】按钮观察时序仿真结果

    【quartus】HDL输入设计详解攻略

  15. 选择【Processing】-【Classic Timing Analyzer Tool】命令，打开Classic Timing Analyzer Tool对话框

    【quartus】HDL输入设计详解攻略

  16. 单击【start】按钮，分析成功后，单击【ok】按钮关闭信息窗，单击单击【report】按钮观察时序分析结果

    【quartus】HDL输入设计详解攻略

  17. 单击【Compiler Report】窗口左侧的Timing Analyzer-tpd项，观察电路输入-输出的传输延时

    【quartus】HDL输入设计详解攻略

  18. 观察编译（综合）结果

  19. 观察电路图：选择【Tools】-【Netlist Viewers】-【RTL Viewer】命令

    【quartus】HDL输入设计详解攻略

  20. 观察时序状态机图：选择【Tools】-【Netlist Viewers】-【State Machine Viewer】命令，本例是组合逻辑，没有状态机

    【quartus】HDL输入设计详解攻略

  21. 观察适配后的电路图：选择【Tools】-【Netlist Viewers】-【Technology Map Viewer】命令

    【quartus】HDL输入设计详解攻略

  22. 观察映射后的电路图：选择【Tools】-【Netlist Viewers】-【State Machine Viewer（Post-Mapping）】命令

    【quartus】HDL输入设计详解攻略

  23. 观察器件内部的布局布线网表，选择【Assignments】-【Timing Closure Floorplan】命令

    【quartus】HDL输入设计详解攻略
    END

注意事项

  • 原理图输入法请参考百度经验【quartus】原理图输入设计详解攻略

浩瀚之水_csdn
关注
专栏目录
Verilog HDL程序设计实例详解实验例程配套Verilog设计源代码.rar
03-27
本压缩包包含的是一系列Verilog HDL程序设计的实验例程，这些例程是《Verilog HDL程序设计实例详解》一书的配套源代码，对于学习和理解Verilog HDL非常有帮助。 在学习Verilog HDL时，了解其基本语法和结构至关重要...
《自己动手写CPU》学习笔记 第二章
code_master2020的博客
02-07 857
2.1可编程逻辑器件概述 FPGA是可编程逻辑器件(PLD)的一种。PLD是上世纪70年代发展起来的一种新型器件,它的应用和发展不仅简化了电路设计，降低了开发成本，提高了系统可靠性，而且给数字系统的设计方法带来了革命性的变化。 按照不同的内部结构可以将PLD器件分为如下两类： 1.基于乘积项(Product-Term)结构的PLD器件 任何组合逻辑电路均可以化为“或与”表达式，用“与门-或门”两级电路实现，而任何时序电路又都可以由组合电路加上存储元件(触发器)构成。因此，从原理上说，与或阵列加上触发器
Verilog基础：三段式状态机与输出寄存
最新发布
前进，才知道自己的渺小
11-13 3757
这两类有限状态机的下一状态和输出都是组合逻辑的形式的（指输出不直接来自寄存器的输出），两类状态机的结构如图1、图2所示。图4和图5分别给出了寄存输出的Mealy型状态机和Moore型状态机的结构。上面两图不难理解，但是一个新的问题出现了，即输出会延后一个周期得到，如果既需要当前周期给出输出，又需要对输出寄存，就不能使用当前状态和输入确定输出，而是应该使用下一状态组合逻辑和输入确定输出。对于Mealy状态机，因为需要状态转移和相应状态的输出同时出现，输出寄存器需要保存由下一状态组合逻辑和的输入推导的输出。
(转载) 使用TimeQuest时序分析器
weixin_30362801的博客
06-23 329
使用TimeQuest时序分析器 发布时间：2011-05-02 23:29:33 技术类别：CPLD/FPGA http://bbs.ednchina.com/BLOG_ARTICLE_2033927.HTM 本文由本人原创翻译于ALTERA的官网上Educational_Materials-&...
Verilog HDL：FSM有限状态机设计（1）
普泽智慧（中国）有限公司
01-30 546
有志者，事竟成，百二秦关终属楚！苦心人，天不负，三千越甲可吞吴！
Error: Run Generate Functional Simulation Netlist
热门推荐
weixin_30629653的博客
02-21 1万+
这个是因为运行了功能仿真，默认是时序仿真。在进行功能仿真前，要生成功能仿真网表的。 在processing菜单下，有个Generate Functional Simulation Netlist 选项，运行下这个之后，在点击开始仿真的按钮就不会报错了 转载于:https://www.cnblogs.com/farbeyond/p/5204577.html...
Verilog HDL程序设计实例详解Chapter-1
10-07
Verilog HDL是一种广泛使用的硬件描述语言，用于设计和验证数字系统的逻辑。Chapter-1通常会涵盖Verilog的基础概念和语法，为初学者提供坚实的入门基础。以下是对这些主题的详细解释： 一、Verilog HDL简介 Verilog...
FPGA设计技巧与案例开发详解
12-23
Verilog是一种硬件描述语言（HDL），用于电子系统的建模和设计，特别是用于FPGA和ASIC设计。它的主要目的是使得工程师能够通过编写代码来描述硬件的功能和结构，然后通过特定的编译工具将其编译为实际的硬件电路。 ...
精通VerilogHDL：IC设计核心技术实例详解
11-20
在IC设计中，模块化设计是常见的方法，Verilog HDL中的`module`关键字用于定义一个独立的电路模块，每个模块可以有自己的输入、输出和内部信号。通过模块实例化，可以将复杂的电路分解为可复用的单元，提高了设计的...
QUARTUS II 编译报错Error: Run Generate Functional Simulation Netlist的解决方案
06-19
QUARTUS II 编译报错Error: Run Generate Functional Simulation Netlist (...) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (quartus_sim)的解决方案
2021-03-04
sneif的博客
03-04 543
Quartus门级仿真结果没有延时？ 前言：在进行quartus仿真时，全编译后进行Gate Level simulation发现仿真结果和功能仿真结果一样，没有出现延时。网上查询一番终于解决啦~ 解决方法： 1.Assignments->setings->simulation->More EDA Netlist writer settings 2.Generate functional simulation netlist设置为：off !!!默认是on 3.重新进行全编译start
1.DesignForSetting\SetBoardParameters
YEPEDA的博客
06-09 227
程序功能：初始化版图的基本参数设置，导入网表，适用于新的项目开始设计的时候使用。这个程序免费，欢迎大家下载使用。 1、程序支持MILS和MM两种单位的参数设置。 2、程序可以设置四种版图尺寸大小。 3、程序可以设置三种设计单位的精度。 4、程序可以设置三种动态铜填充模式。 5、程序可以进行格点设置。 6、程序可以审核版图名称是否有非法字符。 7、程序可以设定在线DRC模式。 8、程序自动创建用户D
【FPGA】EDA技术概述
cppJav的博客
09-01 690
FPGA概述硬件描述语言HDL综合自定向下的设计技术EDA设计流程流程设计输入（原理图/HDL文本编辑）ASIC及其设计流程常用EDA工具 FPGA：Field Programmable Gate Array 概述 目标：实现ASIC设计（Application Specfic IC） 1.可编程逻辑器件 2.半制定或全制定ASIC 3.混合ASIC 硬件描述语言 HDL 1.VHDL 2.Verilog HDL 3.SystemVerilog 4.SystemC HDL综合 （1）自然语言综合 （2）行
Verilog HDL**文件说明
EDA自学笔记
01-16 2093
Verilog HDL**绑定引脚的文件为.qsf文件
(原創) 如何做functional simulation? (SOC) (Quartus II) (ModelSim)
weixin_33895604的博客
01-07 643
Abstract 在simulation時，Quartus II和ModelSim-Altera預設都會加上delay做timing simulation，或許你會想先確定functional simulation是否合乎你的需求，然後再考慮timing simulation，該怎麼在Quartus II與ModelSim-Altera做functional simulation呢? Intr...
Quartus中仿真时出现no simulation input file assignment specify 解决方法 (转载)
diaoguo3370的博客
09-22 2139
今天使用quartusII做了一下功能仿真，但是文件出现了问题 Error: Run Generate Functional Simulation Netlist (。。。) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (...
QuartusII-项目工程的功能仿真
qhs的博客
05-19 2293
编译无误后，需要对项目工程进行功能仿真以验证逻辑设计是否有误。选择File->New菜单项，在弹出的New对话框中选择Vector Waveform File选项，单击OK则退出New对话框，如下图所示： 返回到波形文件编辑窗口，在Name栏空白处右击或双击。如下图： 在弹出的快捷菜单中选择Insert->In->sert Node or Bus选项进行仿真节点或总线的选择，如下图所示： 然后在上图中点击Nodes Finder按钮，进入节点查找对话，如下图所示： 单击list按
Quartus II中文教程：Verilog HDL设计输入详解
"Quartus+II中文用户教程是一份以Verilog HDL语言为基础的教程，涵盖了Quartus II软件的使用，包括设计输入、编译、功能验证、延迟验证、器件编程、在线验证等多个设计流程阶段。教程强调了Quartus II支持多种设计...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值