20210324 Verilog学习笔记：结构型建模理解，以及与行为级建模的仿真比较

课本概念

结构描述方式（结构级建模）就是将硬件描述成一个分级子模块系统（分级子模块互连网络）的一种描述方式。任何硬件电路在结构上都是由一级级不同层次的若干功能单元组成的，所以结构描述方式很适合用来对电路结构特点进行说明，也是“结构描述方式”的由来。
以全加器电路为例：（数电中我们知道全加器是由两个半加器合并而来的）

实验一：行为级建模

组合电路的建模，先列真值表，后卡诺图化简，写出输出方程。（数电详细内容不再赘述）

module fulldaaer_behavior(ci, a, b, c, s);
    input ci, a, b;
    output c, s;
    reg temp0, temp1, temp2;
    reg c, s;
    always @(ci, a, b)
        begin
            temp0 = a^b;
            temp1 = temp0 & ci;
            temp2 = a & b;
            c = temp1 | temp2;
            s = temp0 ^ ci;
        end
endmodule

实验二：结构级建模

module halfadder(a, b, c, s);
    input a, b;
    output c, s;
    reg c, s;
    always @(a, b)
        begin
            c = a & b;
            s = a ^ b;
        end
endmodule

module fulladder(ci, a, b, c, s);
    input ci, a, b;
    output c, s;
    wire w1, w2, w3;
    halfadder u1(a, b, w1, w2);
    halfadder u2(ci, w2, w3, s);
    or (c, w1, w3);
endmodule

由于分级的硬件电路，从而让高层电路结构更加明晰。