本文涵盖了数字电路设计中的关键概念，包括亚稳态的产生和影响、同步电路设计中的时序问题、功耗优化策略以及异步处理的挑战。讨论了如何通过打拍、pipeline和重新定时解决亚稳态问题，以及提高时钟频率和路径延迟对工作频率的影响。此外，还涉及了同步和异步时钟、系统Verilog中的类和约束、覆盖率收集、功耗和性能优化等多个方面。
- 1.关于亚稳态的描述错误的是（）
A.多用几级寄存器打拍可以消除亚稳态。
B.亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长。
C.亚稳态稳定到0或者1，是随机的，与输入没有必然的关系。
D.如果数据传输中不满足触发器的建文时间Tsu和保持时间Th，可能产生亚稳态。
无法消除
- 2.一段程序如下，请问在45这个时刻上，A B的值各是多少（）
fork
begin
A=1；
#20 A=0；
#30 A=1；
#50 A=0;
end
begin
B=1；
#20 B=0；
#30 B=1；
#50 B=0.
End
join
A.0，1
B.0，0
C.1，0
D.1，1
并行性
- 3.下列关于综合的说法哪项是不正确的（）
A.综合（Synthesis）简单地说就是将HDL代码转化为门级网表的过程
B.综合由Translation和Mapping两个步骤组成
C. Mapping把用GTECH库元件构成的电路映射到某一特定厂家的工艺库上
D. Translation是指把HDL语言描述的电路转化为用GTECH库元件组成的逻辑电路的过程
optimization 优化
- 4.当功能覆盖率（Functional Coverage）达到100%，可以说明：（）
A.DUT的功能点已经100%覆盖。
B.功能覆盖率（Functional Coverage）对应的DUT响应是正确的。
C.某些令人关注的情况已经得到测试覆盖。
D.验证工作可以结束
- 5.使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是：（ ）
A.触发器之间最长的组合逻辑
B.触发器的建立/保持时间
C.时钟低电平持续时间
D.逻辑块间互连布线长度
- 6.同步电路设计中出现setup time不满足，不可以采用下面哪种措施解决（）
A.增加时钟频率
B.减小信号延迟
C. pipeline
D. retiming
- 7.下列说法正确的是
A.设计异步FIFO时采用格雷码的原因主要是为了省功耗
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