generated clock

本文介绍了如何在Verilog中创建和管理时钟,包括使用`create_generated_clock`进行时钟分频、移位,以及`set_false_path`排除路径,还提到了脉冲时钟的定义和约束设置。
摘要由CSDN通过智能技术生成

内部时钟的定义:

create_generated_clock,通过-source,-edges,-divide_by,-multiply_by来执行clock沿。

create_generated_clock -name DIVIDE -source [get_ports SYSCLK] -divide_by 2 [get_pins FF1/Q] 

-source来指定参考时钟,以它的rising edge来进行后续的edge操作。

最后的get_pins,指定generated clock的定义点,之后fanout的clock,称为该clock。

-edges操作,指定{上升沿,下降沿,上升沿}  -edges{1 5 7}

generated clock的定义也会create一个新的clock domain,供PT分析。

 

generated clock可以进行shift移位,这个时间不作为clock latency来进行计算。

create_generated_clock -edges {3 5 9} -edge_shift {2.2 2.2 2.2} -name DIV3 -source [get_ports SYSCLK] [get_pins U4/QN]

-name选项,指定generated clock的名字。

-edge_shift选项,指定相对于edge的移动时间。

 

在一个source的port上有多个clock时,可以通过-master_clock来选择某一个作为source。

这时,同时使用-source和-master_clock

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