FPGA原理与结构（7）——进位链CARRY

apple_ttt

已于 2023-09-19 20:38:37 修改

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分类专栏： FPGA原理与结构文章标签： fpga fpga开发硬件架构

于 2023-08-14 21:59:00 首次发布

本文链接：https://blog.csdn.net/apple_53311083/article/details/132282247

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一、CARRY概述

1、半加器与全加器

进位链CARRY在FPGA中本质上就是解决加减法进位问题的元器件，在学习进位链之前，我们需要对数字电路的加减法做一个简单的回顾。

1.1半加器

在学习组合电路的时候，半加器作为一个非常经典的电路设计是初学者避不开的一个话题。其本质就是实现了不带进位输入的二进制加法运算，其真值表如下

a	b	carry	sum
0	0

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从底层结构开始学习FPGA（7）----进位链CARRY4

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FPGA的设计和软件设计不同，我们所设计的RTL代码最终还是要落实到硬件底层来进行实例化，因此理解硬件底层的内容是很有意义的。

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换句话说，只要程序设计中需要用到进位的都可以涉及到进位链（加减乘除，计数器，比较器），可以实现快速加法，相比用逻辑结构更高效节约资源，且可方便级联，满足不同数据宽度的处理需求。用于存储比特流文件，在FPGA上电或复位时，自动将比特流加载到FPGA中，设置FPGA的逻辑，确定其功能，如在通信领域实现不同协议处理，在图像处理中实现各种算法。（不单单全是D触发器）。（指的是芯片内部预先集成的具有特定功能的硬件模块，可在综合工具中配置，并在代码中例化使用，或者编写代码来初始化，初始化，端口连接，设置中断等使用）

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所使用EDA软件：VIVADO2019.1.3 FPGA型号：xc7a35tcsg325-2 看完这篇文章你将收获以下内容：理解什么是加法器，内容包括半加器，全加器，多位加法器。联系多位加法器来理解XILINX FPGA进位链的结构以及功能。在讲加法器之前，我们先来看个有关二进制加法的例子我们先关注两个1位二进制数进行相加的情况，它最后只有4中结果（图1）。0+0=0，0+1=1，1+0=0，1+1=10 标题图1：1位二进制数进行相加我们可以观察得到以下3点.

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650

本文详细介绍了加法器的基本概念，包括半加器和全加器的工作原理，并扩展到多位加法器的构成。通过二进制加法的例子，解释了加法过程中的进位产生和结果位的计算方法。进一步，联系到XILINX FPGA中进位链的结构和功能，阐释了进位链在FPGA中实现多位加法和减法的作用。通过具体的例子和综合后的原理图，展示了进位链在实际硬件设计中的应用。最后，讨论了进位链级联的限制和对系统时序的影响，提供了设计时的一些考虑和建议。

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