Verilog中的 +: -:

已于 2023-05-26 10:23:37 修改
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文章标签： fpga开发
于 2023-05-10 15:12:47 首次发布
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本文链接：https://blog.csdn.net/axiba233/article/details/130601508
版权
在分析DDR控制器的MIG模块时，遇到一种数据处理方式，如+:用于表示从起始地址开始的数据位宽，而-:则表示从结束地址向前的数据位宽。例如，app_wdf_data和app_wdf_mask的赋值显示了如何根据nCK_PER_CLK来切片AXI输出数据。这种语法有助于在内存接口设计中有效地操作数据流。
摘要由CSDN通过智能技术生成

在分析DDR控制器MIG的时候，看到+:和 -:。
app_wdf_data = {app_wdf_data_axi_o[0+:(82nCK_PER_CLK)],app_wdf_data_axi_o};

app_wdf_mask= {app_wdf_mask_axi_o[0+:(2nCK_PER_CLK)],app_wdf_mask_axi_o};

+:

变量[起始地址 +: 数据位宽] <–等价于–> 变量[(起始地址+数据位宽-1)：起始地址]

-:

变量[结束地址 -: 数据位宽] <–等价于–> 变量[结束地址：(结束地址-数据位宽+1)]

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这个博主写的比较清楚 贴了verilog 2001这一部分的原文，建议先看这部分原文。 版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 本文链接：https://blog.csdn.net/weixin_40994893/article/details/103487821 ...
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