FPGA IO输出一直为高

最新推荐文章于 2024-08-12 19:00:37 发布
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文章标签： fpga开发
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在使用Xilinx的XC7K325TFPGA和ISE14.7进行开发时，遇到一个问题：Verilog代码无论输出0或1，在Chipscope中均显示为高电平。经过排查，确定问题出在PCB设计上，具体是3.3V电源块与未控制的引脚错误连接，导致信号干扰。重新设计PCB后问题得到解决。
摘要由CSDN通过智能技术生成

芯片为XIlinx的XC7K325T，开发软件为ISE14.7.

问题：

本人在做FPGA开发时，遇到“无论Verilog编码输出0还是1，在chipscope中都只能观测到1，即高电平”。

解决办法：

可能的几个原因：

1、引脚约束不对，没控住

2、原理图与PCB不对应

3、焊接不对

4、芯片型号不对

5、FPGA芯片有问题

6、PCB设计问题

经过不断的验证，排除了1、2、3、4、5的问题，最后从绘制PCB上找问题，最后发现：电源3.3V在PCB中设置了一整块，控不住的引脚与该3.3V电源块连接到了一起。最后重新设计PCB解决问题。

cckkppll
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