vivado 使用SSN分析

使用SSN分析

Vivado IDE提供与I/O相关的开关噪声水平的分析不同的设备。SSN分析提供了对中断的估计,同时切换输出可能导致I/O组中的其他输出端口导通。SSN分析包含将I/O库特定的电气特性纳入预测,以更好地模拟封装效果SSN。I/O被分组到单独的隔离I/O组中,每个I/O组都具有独特的电源配电网络和对切换活动的独特响应。因为配电封装FPGA中的网络对噪声有不同的响应,这一点很重要了解设计中的I/O标准和I/O数量,以及的响应设备电源系统到此切换。

AMD通过三维提取和模拟来表征所有银行。这信息被合并到SSN分析中。SSN分析使用的预期切换配置文件一种设备,用于预测切换如何影响系统的电网,以及如何I/O组中的其他输出受到影响。

注:SSN分析仅分析输出信号,包括双向端口的输出,忽略计算中的输入信号。只要I/O组包括足够的裕度、输入和输出级别不受影响。

重要!SSN分析是预测输出切换方式的最准确方法影响界面噪声裕度。计算和结果基于一系列变量。这些估算旨在确定设计中潜在的噪声相关问题,并非最终估算设计签字标准。

确定SSN分析支持

并非所有设备都支持SSN分析。要确定SSN分析是否可用于在内存中打开设计所针对的设备,输入以下Tcl命令:

get_property SSN_REPORT [get_property PART [current_design]]

返回支持设计目标设备系列的SSN分析的设备列表在内存中打开,输入以下Tcl命令:

get_parts -filter "FAMILY == [get_property FAMILY [get_property PART \
[current_design]]] && SSN_REPORT"

运行SSN分析

要运行SSN分析:

1.选择报告 → IO → 报告噪音。

注意:也可以从“流导航器”中选择“报告噪波”。

2.在“报告噪波”对话框中,设置以下选项,然后单击“确定”。

•结果名称:输入一个名称以识别“噪波”窗口中的结果。

•导出到文件:将分析导出到外部报告文件。输入输出文件名,或浏览并选择一个位置。将文件的输出格式指定为CSV或HTML。

•阶段:考虑设计中可用的计时信息,以便更准确地报告SSN噪声。时钟必须使用create_clock和create_generated_clock-Tcl命令。的周期、相移和占空比所生成的时钟对SSN分析具有显著影响。有关更多信息,请参阅将相位信息添加到SSN分析。

•在新选项卡中打开:在“噪波”窗口的新选项卡中,打开分析结果。如果你取消选择此选项,新结果将替换“噪波”窗口中的现有结果。

查看SSN结果

分析完成后,将打开“噪波”窗口。

单击窗口左侧的链接以查看有关SSN的不同信息分析例如,单击I/O银行详细信息以查看以下信息:

•名称:显示设备中可用的I/O组。每个I/O组都有引脚图标,指示银行有多满。复选标记表示通过,红圈表示通过失败

•端口:在FPGA设计中显示用户I/O的名称。

•I/O Std、VCCO、Slew、Drive Strength:显示端口或组的适当值。

•芯片外终端:显示每个I/O标准的默认终端(如果存在)。

显示“无”或对预期或定义的芯片外终端的简短描述风格例如,FP_VTT_50描述了VTT的远端并联50Ω终端终止样式。HSTL_1描述了VTT的远端40Ω终端。的完整列表以下用户指南中提供了终止样式,具体取决于您的设备。

•7系列FPGA SelectIO资源用户指南(UG471)

•UltraScale体系结构SelectIO资源用户指南(UG571)对于LVTTL(在2 mA、4 mA、6 mA和8 mA时),假定没有终止。但是,对于LVTTL(在12 mA和16 mA时)假设VTT的远端并联端接为50Ω。由于这种终止,对于驱动强度为12毫安的信号,可用的噪声裕度较小,或者与2mA至8mA相比。7系列设备,AMD Zynq™ 7000和AMDUltraScale™ 设备将此假设用于适用的驱动强度。要更改设置,请使用以下任一方法:

•使用导入CSV文件中描述的CSV文件导入功能。

•在I/O端口表中,从下拉列表中选择一个项目。

•剩余裕度%:显示核算后剩余的噪声裕度用于银行中的所有SSN。

•注意:显示有关I/O组或组的信息。

重要!SSN结果与运行SSN分析时的设计状态有关。不是动态报告。

在SSN结果中查看I/O组属性

您可以在“噪波”窗口中选择一个I/O组,以及在I/O组属性窗口中分配给I/O组的组。在I/O银行属性窗口,您可以:

•选择General(常规)视图以查看有关分配给的端口数量和类型的信息I/O组。

•选择Package Pins(封装引脚)或I/O Ports(I/O端口)视图以查看引脚的详细信息,或端口,如下图所示。

改进SSN结果

要在发生违规时改进SSN结果,请执行以下操作:

•使用对故障组具有较低SSN影响的I/O标准。换成更低的驱动强度、并行端接的DCI I/O标准或较低级别的驱动器可以提高SSN,例如,将SSTL Class II更改为SSTL Class I。

•将故障引脚分布在多个组中。这减少了积极输出的数量在一个银行的电力系统上。

•将故障组分散到多个同步阶段。

•添加阶段信息。

向SSN分析添加相位信息

您可以通过添加相位信息来增加SSN分析的裕度。默认情况下,SSN分析假设每个输出端口同步切换。这一假设涵盖了最坏的情况通常会产生过于悲观的SSN分析报告的场景。如果的时钟信息设计可用,SSN分析报告更准确的SSN噪声。

要使用此功能,请使用以下Tcl命令启用SSN相位分析:

report_ssn-阶段

使用create_clock和create_generated_clockTcl输入时钟信息命令。这些命令为SSN分析提供以下所需的输入:

•相位组

注意:这会将属于单个MMCM或PLL的生成时钟分组。

•周期

•工作循环

•相移

注:这包括从零度开始的绝对相移。有关更多信息,请参阅Vivado Design Suite Tcl命令参考指南(UG835)和Vivado Design Suite用户指南:使用Tcl脚本(UG894)。

提示:当您启用SSN阶段分析时,SSN分析报告会在阶段中显示信息柱以下是重要的考虑因素:

•多个主时钟不会改善SSN结果。每个阶段中必须有多个阶段主时钟以减少SSN结果。

•相位组中的单个端口不会改善SSN结果。对于每个时钟组或相组,必须至少有两个端口。为了最小化SSN噪声,将一个时钟的时钟转换相对于另一个时钟移位,例如同一相位组中的时钟信号以及不同相位组的时钟信号。这个这些变化的幅度(以ps为单位)取决于设计和体系结构。

以下是其他注意事项:

•对于大型设计,在阶段支持下运行SSN分析可能需要数十分钟。

•180度移位不会改善SSN结果。尽管计时信息包括上升和下降转换信息,SSN分析不包括的实际输出逻辑端口。当时钟从低电平转换到高电平时,端口的输出可以进入方向为了确保保守的SSN报告,该算法假设180度是与零相移相同。由于缺乏有关输出端口的信息,分析高估了具有180度偏移的端口的SSN噪声。实际上,SSN实际上减少了具有180度的偏移,但是该算法不能解释这种减少。

•仅支持50%的占空比,不符合要求的时钟被视为异步信号。将温度信息添加到的SSN分析

7系列设备

对于7系列设备和Zynq 7000,您可以通过指定温度等级。您必须使用正确的温度等级。添加温度等级信息,使用以下Tcl命令之一,然后运行SSN分析。

set_operation_conditions-等级商业

set_operating_conditions-级工业

set_operation_conditions-军用级

set_operating_conditions-等级Q-等级

set_operation_conditions-等级扩展

注意:对于UltraScale体系结构,温度等级包含在部件名称中,并自动纳入SSN分析。

提示:验证操作条件。使用report_operation_conditions-等级Tcl命令要将温度等级重置为默认值,请使用reset_operating_conditions-等级Tcl命令。

以下是其他注意事项:

•默认情况下,温度等级基于项目中使用的设备。

•在详细设计上运行SSN分析时,不能更改默认值目标零件的温度等级。

•运行条件也用于功率分析。有关操作的信息影响功率分析的条件,请参阅

Vivado设计套件用户指南:功率分析和优化(UG907)中的“TLD提示”。

Vivado Logic Analyzer是Xilinx Vivado开发套件中的一个工具,用于分析和调试FPGA设计中的信号和时序。下面是使用Vivado Logic Analyzer的一般步骤: 1. 打开Vivado工程:在Vivado IDE中,打开你的FPGA设计工程。 2. 创建一个新的逻辑分析仪:在Flow Navigator面板中,选择"Open Elaborated Design"并点击"Run Synthesis"和"Run Implementation"以确保设计被综合和实现。 3. 打开逻辑分析仪:在Flow Navigator面板中,选择"Open Implemented Design"并点击"Open Hardware Manager"以打开硬件管理器。 4. 添加逻辑分析仪:在硬件管理器中,选择你的FPGA设备并点击右键,在菜单中选择"Add Configuration Memory Device"。按照向导选择适合你的FPGA设备的配置存储器。 5. 配置逻辑分析仪:在硬件管理器中,选择你的FPGA设备并点击右键,在菜单中选择"Add/Remove Debug Cores"。在弹出窗口中,选择Logic Analyzer并按照向导配置逻辑分析仪参数。 6. 生成Bitstream文件:在硬件管理器中,点击右上角的"Generate Bitstream"按钮以生成Bitstream文件。 7. 下载Bitstream文件到FPGA:在硬件管理器中,点击右上角的"Program Device"按钮以下载Bitstream文件到FPGA设备。 8. 配置信号采样:在硬件管理器中,选择Logic Analyzer并点击右键,在菜单中选择"Configure Sampling"以配置逻辑分析仪的采样参数。 9. 启动逻辑分析仪:在硬件管理器中,选择Logic Analyzer并点击右键,在菜单中选择"Start"以启动逻辑分析仪。 10. 查看和分析结果:在硬件管理器中,选择Logic Analyzer并点击右键,在菜单中选择"Analyze Traces"以查看和分析逻辑分析仪的结果。 请注意,以上步骤只是一个一般的指导,具体的操作可能会根据你的设计和需求有所不同。建议参考Vivado用户指南和相关文档以获取更详细的信息和指导。
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