217维特比译码器的FPGA设计

最新推荐文章于 2024-02-22 10:16:44 发布
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分类专栏： ★FPGA项目经验 文章标签： 维特比译码 217
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本文介绍了217维特比译码器的FPGA设计，包括四个关键子模块：分支度量计算单元、加比选模块、幸存路径存储单元和回溯译码单元。在分支度量计算中，采用了汉明距离或欧氏距离的计算方法，硬件实现简化了数据处理。加比选模块通过补码加法运算完成归一化。幸存路径存储单元使用RAM存储路径信息。回溯译码单元利用多个RAM块进行回溯，确保正确输出译码信息。
摘要由CSDN通过智能技术生成

二：viterbi译码器

   （2，1，7）卷积码译码过程的总体结构可分为4个子模块，分别是分支度量模块，加比选蝶形运算单元，幸存路径存储单元和回溯译码单元。

译码器的结构框图如图3所示。

 

·分支度量计算单元

    分支度量计算单元是用来计算输入信号序列与卷积码各个可能输出

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（2，1，7）卷积码译码过程的总体结构可分为4个子模块，分别是分支度量模块，加比选蝶形运算单元，幸存路径存储单元和回溯译码单元。 卷积码为（2，1，7）标准卷积码，信息位为1比特，编码后变成2比特，约束长度为7比特，码生成矢量 G1=1111001,G2=1011011 ( 反相后输出)，该码型共有64个状态。（2，1，7）卷积码的编码结构图如图1所示，该编码器中的寄存器的初值全为0，，输入1比特，根据生成多项式进行运算后，得到2比特的输出，输出后移位寄存器向右移位一次，并重复编码过程。
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