【GMSK+FPGA】基于verilog的GMSK调制系统设计

1.软件版本

ISE14.7,modelsimSE 6.1

2.本算法理论知识

GMSK的整体结构如下所示：

从上面的仿真结果可以看到，主要分为如下几个模块：

      信号产生模块，差分编码模块，高斯滤波模块，累加模块，期中三个方块是产生正弦和余弦模块，最后相加得到GMSK调制信号。

3.部分源码

`timescale 1ns / 1ps

module tops(
            i_clk,
				i_rst,
				o_binary_gen,
				o_chafen_encode,
				o_gauss_filter,
				o_adder,
				o_cos_I,
				o_sin_Q,
				o_cos,
				o_sin,
            o_GMSK_I,
            o_GMSK_Q,
            o_GMSK_R				
	        );
input              i_clk;
input              i_rst;
output             o_binary_gen;
output             o_chafen_encode;
output signed[15:0]o_gauss_filter;
output signed[31:0]o_adder;
output signed[15:0]o_cos_I;
output signed[15:0]o_sin_Q;
output signed[15:0]o_cos;
output signed[15:0]o_sin;
output signed[15:0]o_GMSK_I;
output signed[15:0]o_GMSK_Q;
output signed[15:0]o_GMSK_R;


reg[3:0]cnt;
wire    clk_16div;
always @(posedge i_clk or posedge i_rst)
begin
     if(i_rst)
	  begin
	  cnt <= 4'b0000;
	  end 
else begin
     cnt <= cnt + 4'd1;
     end
end
assign clk_16div = cnt[3];

binary_gen binary_gen_u(
							  .i_clk  (clk_16div), 
							  .i_rst  (i_rst), 
							  .o_dout (o_binary_gen)
							  );

chafen_encode chafen_encode_u(
							 .i_clk  (clk_16div), 
							 .i_rst  (i_rst), 
							 .i_din  (o_binary_gen), 
							 .o_dout (o_chafen_encode)
							 );

gauss_filter gauss_filter_u(
    .i_clk  (i_clk), 
    .i_rst  (i_rst), 
    .i_din  ({~o_chafen_encode,1'b1}), 
    .o_dout (o_gauss_filter)
    );

adder adder_u(
    .i_clk  (i_clk), 
    .i_rst  (i_rst), 
    .i_din  (o_gauss_filter), 
    .o_dout (o_adder)
    );
	 
nco_gen nco_gen_u(
    .i_clk(i_clk), 
    .i_rst(i_rst), 
    .i_adder(o_adder), 
    .o_cos(o_cos_I), 
    .o_sin(o_sin_Q)
    );	 
	 
	 
nco_gen2 nco_gen2_u(
    .i_clk(i_clk), 
    .i_rst(i_rst), 
    .o_cos(o_cos), 
    .o_sin(o_sin)
    );
	 
wire signed[31:0]I_tmps;
wire signed[31:0]Q_tmps;

multer multer_u1(
	.clk (i_clk),
	.a   (o_cos_I), // Bus [15 : 0] 
	.b   (o_cos), // Bus [15 : 0] 
	.sclr(i_rst),
	.p   (I_tmps)
	); // Bus [31 : 0] 

multer multer_u2(
	.clk (i_clk),
	.a   (o_sin_Q), // Bus [15 : 0] 
	.b   (o_sin), // Bus [15 : 0] 
	.sclr(i_rst),
	.p   (Q_tmps)
	); // Bus [31 : 0] 	 

assign o_GMSK_I = I_tmps[31:16];	 
assign o_GMSK_Q = Q_tmps[31:16];	 	 

assign o_GMSK_R = o_GMSK_I + o_GMSK_Q;

endmodule

4.仿真分析

信号产生模块：

binary_gen.v

这个模块的仿真结果如下所示：

差分编码模块：

chafen_encode.v

这个模块的主要原理为：

这个模块的仿真结果如下所示：

高斯滤波模块：

    gauss_filter.v

    高斯滤波器的主要公式为：

这里，我们主要通过ISE中的滤波器fir核来实现。仿真结果如下所示：

累加模块：

    Adder.v

累加模块，就是对信号进行累加，从而得到相应的相位。仿真结果如下所示：

产生正弦和余弦模块：

Nco_gen.v

    最后仿真结果如下所示：

最后，将得到的IQ两路基带信号和载波相城完成GMSK调制。

5.参考文献

[1]陈亮, 韩方景. GMSK调制器的FPGA实现[J]. 微计算机信息, 2007(29):3.A01-84